JPS62253221A - 論理回路 - Google Patents
論理回路Info
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- JPS62253221A JPS62253221A JP61097271A JP9727186A JPS62253221A JP S62253221 A JPS62253221 A JP S62253221A JP 61097271 A JP61097271 A JP 61097271A JP 9727186 A JP9727186 A JP 9727186A JP S62253221 A JPS62253221 A JP S62253221A
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- Japan
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- power supply
- terminal
- input
- voltage
- logic circuit
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
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- H03—ELECTRONIC CIRCUITRY
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
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- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
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- H03K19/1732—Optimisation thereof by limitation or reduction of the pin/gate ratio
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は論理回路に関し、特に相補型ＭＯＳ（Ｃ１ν１
Ｏ８）論理回路の入力端子のフローティング状態を回避
する論理回路に関する。
Ｏ８）論理回路の入力端子のフローティング状態を回避
する論理回路に関する。
従来、この種の論理回路には、第３図に示すような回路
が使用されていた。この論理回路は、通常の論理動作時
には、制御端子５に低レベル電位全印加し、高電位側電
源ｌにソースが接続されたＰチャンネル型ＭＯＳ）ラン
ジスタ（ＰＭＯＳ’ｊ’）Ｑ５を得通状態、低電位側電
源２にソースが接続されたＮチャンネル型ＭＯＳ）ラン
ジスタ（ＮＭＯＳＴ）Ｑｓｅしヤ断状態にしておき、入
力端子３に入力信号を印加し出力端子４から論理出力を
得るものであるが、入力端子３に入力信号印加しない場
合、いわゆるフローティング状態にした場合には、制御
端子５に高レベル電位を印加し７てＰＭＯＳＴＱ、をし
ヤ断状態、ＮＭ（ＪＳＴＱ６を導Ａ状態ＫＬ、Ｐ Ｍ
０８ Ｔ Ｑ ｓ −Ｑ １オヨＵ ＮＭＯＳ’Ｌ’Ｑ
２全通して流れる貫通電流を阻市すると共に出力全低レ
ベル電位にし、次段の論理回路の入力フローティング状
態を回避するよう構成されている。
が使用されていた。この論理回路は、通常の論理動作時
には、制御端子５に低レベル電位全印加し、高電位側電
源ｌにソースが接続されたＰチャンネル型ＭＯＳ）ラン
ジスタ（ＰＭＯＳ’ｊ’）Ｑ５を得通状態、低電位側電
源２にソースが接続されたＮチャンネル型ＭＯＳ）ラン
ジスタ（ＮＭＯＳＴ）Ｑｓｅしヤ断状態にしておき、入
力端子３に入力信号を印加し出力端子４から論理出力を
得るものであるが、入力端子３に入力信号印加しない場
合、いわゆるフローティング状態にした場合には、制御
端子５に高レベル電位を印加し７てＰＭＯＳＴＱ、をし
ヤ断状態、ＮＭ（ＪＳＴＱ６を導Ａ状態ＫＬ、Ｐ Ｍ
０８ Ｔ Ｑ ｓ −Ｑ １オヨＵ ＮＭＯＳ’Ｌ’Ｑ
２全通して流れる貫通電流を阻市すると共に出力全低レ
ベル電位にし、次段の論理回路の入力フローティング状
態を回避するよう構成されている。
上述した従来の論理回路では、入力フローティングの防
止に２個のＭＯＳトランジスタを必要とするため、使用
素子数が増加するという欠点がある。
止に２個のＭＯＳトランジスタを必要とするため、使用
素子数が増加するという欠点がある。
また、入力端子がフローティング状態になった場合に、
貫通電流を阻止するための制御端子が必要であり、信号
端子数が増加するという欠点も有している。
貫通電流を阻止するための制御端子が必要であり、信号
端子数が増加するという欠点も有している。
本発明の論理回路は、Ｐチャンネル型ＭＯＳトランジス
タとＮチャンネル型ＭＯＳトランジスタとにより構成さ
れた相補型ｒＶｉＯ８論理回路と、ゲートが第１の電源
に接続されソースが第２の電源に接続されドレインが前
記相補型ＭＯＳ論理回路の入力に接続された電位固定用
ＭＯＳトランジスタとにより構成された論理回路であっ
て、この電位固定用ＭＯＳトランジスタが相補型ｔＭＵ
Ｓ論理回路の通常の動作電源電圧より高い閾値電圧を有
することを特徴とする。
タとＮチャンネル型ＭＯＳトランジスタとにより構成さ
れた相補型ｒＶｉＯ８論理回路と、ゲートが第１の電源
に接続されソースが第２の電源に接続されドレインが前
記相補型ＭＯＳ論理回路の入力に接続された電位固定用
ＭＯＳトランジスタとにより構成された論理回路であっ
て、この電位固定用ＭＯＳトランジスタが相補型ｔＭＵ
Ｓ論理回路の通常の動作電源電圧より高い閾値電圧を有
することを特徴とする。
本発明によれば、通常の電源電圧では、この電位固定用
ＭＯＳトランジスタはしセ断状態になっておシ、論理動
作には全く影響しないためＣＬ１１４０Ｓ論理回路の出
力をそのまま出力することができ、一方、電源電圧をこ
の電位固定用ＭＯＳ）ランジスタの閾値より高くすると
この電位固定用ＭＯＳトランジスタが導通状態になるた
め、入力端子に信号が印加されていない場合でも、入力
レベルを低レベルまたは高レベルに設定することができ
る。
ＭＯＳトランジスタはしセ断状態になっておシ、論理動
作には全く影響しないためＣＬ１１４０Ｓ論理回路の出
力をそのまま出力することができ、一方、電源電圧をこ
の電位固定用ＭＯＳ）ランジスタの閾値より高くすると
この電位固定用ＭＯＳトランジスタが導通状態になるた
め、入力端子に信号が印加されていない場合でも、入力
レベルを低レベルまたは高レベルに設定することができ
る。
次に、本発明について図面を参照して説明する。
第１図は、本発明の第１の実施例を示す回路図である。
本実施例は、入力端子３への入力に対する反転出力を出
力端子４に出力するＣ Ｍ ０８１理回路に、ゲートが
高電位側電源ｌに接続されソースが低電位側電源（ＧＮ
Ｄ）２に接続されドレインガ入力端子３に接続されたヘ
チャンネル型ＭＯＳトランジスタ（電位同定用ＭＯＳト
ランジスタ）Ｑ３が付加された論理回路である。ここで
、ＮＭ（ＪＳＴＱ３の閾値は、通常の動作電源電圧すな
わち高電位側電源の電圧より高い値に設定されている。
力端子４に出力するＣ Ｍ ０８１理回路に、ゲートが
高電位側電源ｌに接続されソースが低電位側電源（ＧＮ
Ｄ）２に接続されドレインガ入力端子３に接続されたヘ
チャンネル型ＭＯＳトランジスタ（電位同定用ＭＯＳト
ランジスタ）Ｑ３が付加された論理回路である。ここで
、ＮＭ（ＪＳＴＱ３の閾値は、通常の動作電源電圧すな
わち高電位側電源の電圧より高い値に設定されている。
このため通常の電源電圧ではＮＭＯＳＴＱ３はしゃ断状
態になっておシ、本回路は入力端子３への入力に対する
反転回路として動作する。一方、電源電圧をＮＭＯＳＴ
Ｑ３の閾値よシ高くすると、ＮＭ０８ＴＱ３が導通状態
になり、入力端子３に信号が印加されなくても入力を低
レベルにし、入力端子の７０−ティングによる貫通′電
流を阻止することができる。
態になっておシ、本回路は入力端子３への入力に対する
反転回路として動作する。一方、電源電圧をＮＭＯＳＴ
Ｑ３の閾値よシ高くすると、ＮＭ０８ＴＱ３が導通状態
になり、入力端子３に信号が印加されなくても入力を低
レベルにし、入力端子の７０−ティングによる貫通′電
流を阻止することができる。
第２図は、本発明の第２の実施例を示す回路図であり、
第１の実施例との違いは、通常の動作電源電圧より高い
閾値を持ったＮチャンネル型ＭＯＳトランジスタＱ３の
代りにＰチャンネル型ＭＯＳトランジスタＱ４を使用し
ていることであり、通常の動作電源電圧ではＰＭＵＳＴ
Ｑ４はしヤ断状態になっており、本回路は入力端子３へ
の人力に対する反転回路として動作する。一方、電源電
圧をＰＭ（ＪδＴＱ４の閾値よシ高くすると、ＰＭＯＳ
ＴＱ４が導通状態になり、入力端子３に信号が印加され
なくても入力を高レベルにし、入力端子のフローティン
グによる貫通ＰＪ！Ｌ流を阻止するととができる。
第１の実施例との違いは、通常の動作電源電圧より高い
閾値を持ったＮチャンネル型ＭＯＳトランジスタＱ３の
代りにＰチャンネル型ＭＯＳトランジスタＱ４を使用し
ていることであり、通常の動作電源電圧ではＰＭＵＳＴ
Ｑ４はしヤ断状態になっており、本回路は入力端子３へ
の人力に対する反転回路として動作する。一方、電源電
圧をＰＭ（ＪδＴＱ４の閾値よシ高くすると、ＰＭＯＳ
ＴＱ４が導通状態になり、入力端子３に信号が印加され
なくても入力を高レベルにし、入力端子のフローティン
グによる貫通ＰＪ！Ｌ流を阻止するととができる。
本発明は、入力端子と電源との間に閾値電圧が通常の電
源電圧より高いＭＯＳトランジスタを設けるととくよシ
ミ源電圧を高くするだけで入力端子の７０−ティングを
回避することができ、しかも従来回路のような７０−テ
ィングを回避するための制御端子τ必要としないため、
スクリーニング用の治具および装置の簡略化が可能であ
るという効果がある。
源電圧より高いＭＯＳトランジスタを設けるととくよシ
ミ源電圧を高くするだけで入力端子の７０−ティングを
回避することができ、しかも従来回路のような７０−テ
ィングを回避するための制御端子τ必要としないため、
スクリーニング用の治具および装置の簡略化が可能であ
るという効果がある。
また、余分な制御端子を必要としないことから、信号端
子を有効に利用できるため、効率の良いデバイス設計が
可能となるという効果もある。
子を有効に利用できるため、効率の良いデバイス設計が
可能となるという効果もある。
第１図は本発明の第１の実施例を示す回路図、第２図は
本発明の第２の実施例を示す回路図、第３図は従来の回
路例を示す回路図である。 １・・・・・・高電位側電源、２・・・・・・低電位側
電源、３・・・・・・入力端子、４・・・・・・出力端
子、５・・・・・・制御端子、Ｑｌ 、Ｑ４．Ｑｓ・・
・・・・Ｐチャンネル型電界効果トランジスタ、Ｑ ２
＋ Ｑ ３ ＋ Ｑ６・・・・・・Ｎチャンネル型′
亀界効果トランジスタ。 代理人 弁理士 内 原 音 茅 ｌｖ！Ｊ 矛 ２１Ｅｌｆ 茅 ３ 閃
本発明の第２の実施例を示す回路図、第３図は従来の回
路例を示す回路図である。 １・・・・・・高電位側電源、２・・・・・・低電位側
電源、３・・・・・・入力端子、４・・・・・・出力端
子、５・・・・・・制御端子、Ｑｌ 、Ｑ４．Ｑｓ・・
・・・・Ｐチャンネル型電界効果トランジスタ、Ｑ ２
＋ Ｑ ３ ＋ Ｑ６・・・・・・Ｎチャンネル型′
亀界効果トランジスタ。 代理人 弁理士 内 原 音 茅 ｌｖ！Ｊ 矛 ２１Ｅｌｆ 茅 ３ 閃
Claims (1)
- Ｐチャンネル型ＭＯＳトランジスタとＮチャンネル型Ｍ
ＯＳトランジスタとからなる相補型ＭＯＳ論理回路と、
ゲートが第１の電源に接続されソースが第２の電源に接
続されドレインが前記相補型ＭＯＳ論理回路の入力に接
続された電位固定用ＭＯＳトランジスタとにより構成さ
れた論理回路であって、該電位固定用ＭＯＳトランジス
タが相補型ＭＯＳ論理回路の動作電源電圧より高い閾値
電圧を持っていることを特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61097271A JPH0650815B2 (ja) | 1986-04-25 | 1986-04-25 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61097271A JPH0650815B2 (ja) | 1986-04-25 | 1986-04-25 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62253221A true JPS62253221A (ja) | 1987-11-05 |
| JPH0650815B2 JPH0650815B2 (ja) | 1994-06-29 |
Family
ID=14187864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61097271A Expired - Lifetime JPH0650815B2 (ja) | 1986-04-25 | 1986-04-25 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0650815B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03116313A (ja) * | 1989-09-29 | 1991-05-17 | Toshiba Corp | 突入電流防止回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61208315A (ja) * | 1985-03-12 | 1986-09-16 | Mitsubishi Electric Corp | 半導体集積回路装置 |
-
1986
- 1986-04-25 JP JP61097271A patent/JPH0650815B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61208315A (ja) * | 1985-03-12 | 1986-09-16 | Mitsubishi Electric Corp | 半導体集積回路装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03116313A (ja) * | 1989-09-29 | 1991-05-17 | Toshiba Corp | 突入電流防止回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0650815B2 (ja) | 1994-06-29 |
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