JPS62254459A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPS62254459A JPS62254459A JP61098607A JP9860786A JPS62254459A JP S62254459 A JPS62254459 A JP S62254459A JP 61098607 A JP61098607 A JP 61098607A JP 9860786 A JP9860786 A JP 9860786A JP S62254459 A JPS62254459 A JP S62254459A
- Authority
- JP
- Japan
- Prior art keywords
- active layer
- region
- electrostatic shielding
- insulating film
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D88/00—Three-dimensional [3D] integrated devices
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、能動層を有する半導体領域が多層形成された
半導体装置であって、上下の能動層間の電気的干渉を防
止する三次元集積回路を有する半導体装置に関するもの
である。
半導体装置であって、上下の能動層間の電気的干渉を防
止する三次元集積回路を有する半導体装置に関するもの
である。
従来の技術
三次元集積回路では、回路素子の構成される半導体領域
が、従来と異なり薄膜化されるので、上部能動層中の回
路素子と下部能動層中の回路素子、あるいは配線とが従
来の実装法に比べて桁違いに近接して配置される。この
ため、上部能動層中の回路素子が下部能動層中の回路素
子の電極あるいは、配線から電気的干渉を受は誤動作を
起す危険性がある。
が、従来と異なり薄膜化されるので、上部能動層中の回
路素子と下部能動層中の回路素子、あるいは配線とが従
来の実装法に比べて桁違いに近接して配置される。この
ため、上部能動層中の回路素子が下部能動層中の回路素
子の電極あるいは、配線から電気的干渉を受は誤動作を
起す危険性がある。
又、一方で、三次元集積回路の高集積度に伴なう消費電
力の増大に起因する発熱が大きな問題と考えられている
。
力の増大に起因する発熱が大きな問題と考えられている
。
第６図に基本的な三次元集積回路を示す。第６図（ａ）
でＰ基板６０１表面にソースのｎ１域６ｏ２゜ドレイン
のｎ＋領域６０３が形成され、絶縁膜６０４中にゲート
電極６０５が形成されて１個のＭＯ８７ＩＴ“Ｑｌ”と
なる。更に絶縁膜６０４上には、薄膜状の単結晶が形成
され、ソースのｎ＋領域６ｏ６゜ドレインのｎ中領域ｅ
０７．チャネルを含むＰ領域６０８、絶縁膜６０９を介
してゲート電極６１０が形成され、別の１個のＭＯ５Ｆ
ＩＴ″で１”となる。
でＰ基板６０１表面にソースのｎ１域６ｏ２゜ドレイン
のｎ＋領域６０３が形成され、絶縁膜６０４中にゲート
電極６０５が形成されて１個のＭＯ８７ＩＴ“Ｑｌ”と
なる。更に絶縁膜６０４上には、薄膜状の単結晶が形成
され、ソースのｎ＋領域６ｏ６゜ドレインのｎ中領域ｅ
０７．チャネルを含むＰ領域６０８、絶縁膜６０９を介
してゲート電極６１０が形成され、別の１個のＭＯ５Ｆ
ＩＴ″で１”となる。
ＭＯ３ＦＩＥＴ″Ｑ１”のゲート電極６０５に正電圧が
印加されると反転層６１１が形成され、表面チャネルと
なる。
印加されると反転層６１１が形成され、表面チャネルと
なる。
一方、第６図（ｂ）に示すように、ＭＯ５ＦＩＥＴ“Ｔ
１”も単体ならば、ゲート電極６１０に正電圧が印加さ
れると反転層６１２が形成されるのだが、第６図（ａ）
の様に積層となると、下方のゲート電極６０６が上方の
ＭＯ８ＦＥＴ″Ｔ１”のＰ領域６０Ｂに影響を及ぼして
、新たに反転層６１３を誘起してしまうことが生じる。
１”も単体ならば、ゲート電極６１０に正電圧が印加さ
れると反転層６１２が形成されるのだが、第６図（ａ）
の様に積層となると、下方のゲート電極６０６が上方の
ＭＯ８ＦＥＴ″Ｔ１”のＰ領域６０Ｂに影響を及ぼして
、新たに反転層６１３を誘起してしまうことが生じる。
しかも、この様な、薄膜状の単結晶で構成された能動素
子で発熱が生じた場合の対策は、未検討のままである。
子で発熱が生じた場合の対策は、未検討のままである。
最近、上下能動層間の電気的干渉を防止するための三次
元集積回路素子として“１ＭＯ８”が提案された。（例
えば、［カルキュレイテッド スレッシュホールド−ボ
ルテージ キャラクタリスティックス オブ アン エ
ックスモス トランジスター ハビング アン アディ
シ曹ナルボトム ゲー） Ｊ （Ｔ、Ｓｅｋｉｇ亀ＷＩ
Ｌ ａｔ ａｌ ；“Ｃａ１ａｕｌａｔａ４ Ｔｈｒｅ
ｓｈｏｌｄ−Ｖｏｌｔａｇｅ Ｃｈａｒａｃｔｅｒ−１
ｓｔ゛ｉｃａ ｏｆ ａｎ １ＭＯ８Ｔｒａｎｓｉｓｔ
ｏｒ Ｈａｖｉｎｇａｎ Ａｄｄｉｔｉｏｎａｌ Ｂｏ
ｔｔｏｍ Ｇａｔｅ″５Ｏ１ｉ（１−８ｔａｔｅＫｌｅ
ｃｔｒｏｎｉｏｓ 、 ｖｏｌ ２７． Ｎｏ、８／９
、 ｐｐ、 ８２７〜８２８．１９８４）） これを第７図に示す。第６図（ａ）と第７図（＆）との
差異は薄膜状の単結晶に形成されたＭＯ５ＦＩＥＴ″Ｒ
１”が、下部のゲート電極７０１を有していることでこ
れが、下部能動層からの電気的干渉を遮へいするとして
いる。確かに、第６図に比べて、電気的干渉は軽減する
ものの、信号電圧の印加されるゲート電極７０１のイン
ピーダンスは余シ小さくできないため、下方のゲート電
極６０５の影響を受け、第７図（ｂ）の様に単体で存在
する場合に比べ、Ｐ領域６０８下部の反転層７０４が変
化し得る。
元集積回路素子として“１ＭＯ８”が提案された。（例
えば、［カルキュレイテッド スレッシュホールド−ボ
ルテージ キャラクタリスティックス オブ アン エ
ックスモス トランジスター ハビング アン アディ
シ曹ナルボトム ゲー） Ｊ （Ｔ、Ｓｅｋｉｇ亀ＷＩ
Ｌ ａｔ ａｌ ；“Ｃａ１ａｕｌａｔａ４ Ｔｈｒｅ
ｓｈｏｌｄ−Ｖｏｌｔａｇｅ Ｃｈａｒａｃｔｅｒ−１
ｓｔ゛ｉｃａ ｏｆ ａｎ １ＭＯ８Ｔｒａｎｓｉｓｔ
ｏｒ Ｈａｖｉｎｇａｎ Ａｄｄｉｔｉｏｎａｌ Ｂｏ
ｔｔｏｍ Ｇａｔｅ″５Ｏ１ｉ（１−８ｔａｔｅＫｌｅ
ｃｔｒｏｎｉｏｓ 、 ｖｏｌ ２７． Ｎｏ、８／９
、 ｐｐ、 ８２７〜８２８．１９８４）） これを第７図に示す。第６図（ａ）と第７図（＆）との
差異は薄膜状の単結晶に形成されたＭＯ５ＦＩＥＴ″Ｒ
１”が、下部のゲート電極７０１を有していることでこ
れが、下部能動層からの電気的干渉を遮へいするとして
いる。確かに、第６図に比べて、電気的干渉は軽減する
ものの、信号電圧の印加されるゲート電極７０１のイン
ピーダンスは余シ小さくできないため、下方のゲート電
極６０５の影響を受け、第７図（ｂ）の様に単体で存在
する場合に比べ、Ｐ領域６０８下部の反転層７０４が変
化し得る。
これは、薄膜状の単結晶が電気的に７０−ティングであ
ることも大きく影響している。尚、この様な“ＸＭＯ８
″′でも、発熱対策は未検討である。又“１ＭＯ８”は
第７図（ａ）の様に、Ｐ領域６０Ｂの下部反転層７ｏ３
′を利用するが、第７図Φ）の様に薄膜状の単結晶では
、Ｐ領域６０８と絶縁膜６０４の界面が最も粗いので、
下部界面をチャネルとして利用するのは性能上望ましく
ない。
ることも大きく影響している。尚、この様な“ＸＭＯ８
″′でも、発熱対策は未検討である。又“１ＭＯ８”は
第７図（ａ）の様に、Ｐ領域６０Ｂの下部反転層７ｏ３
′を利用するが、第７図Φ）の様に薄膜状の単結晶では
、Ｐ領域６０８と絶縁膜６０４の界面が最も粗いので、
下部界面をチャネルとして利用するのは性能上望ましく
ない。
発明が解決しようとする問題点
以上の様に、三次元集積回路の実現に必要な解決すべき
問題点として１ 、（２） 高集積化に伴なう消費電力増大がもたらす
発熱 −が、素子構造に関連して挙げられる。
問題点として１ 、（２） 高集積化に伴なう消費電力増大がもたらす
発熱 −が、素子構造に関連して挙げられる。
本発明はかかる点に鑑み、上下能動層間の電気的干渉を
なくし、能動層中の素子の発熱を効果的に放熱する半導
体装置を提供することを目的とする。
なくし、能動層中の素子の発熱を効果的に放熱する半導
体装置を提供することを目的とする。
問題点を解決するための手段
本発明は上記問題点を解決するため、能動層を有する半
導体領域が多層形成され、能動層とその、 上もしく
は下の能動層との間に静電遮へい板が形成されるととも
に、前記能動層の間に、静電遮へい領域をヘテロエピタ
キシャル成長させるものである。
導体領域が多層形成され、能動層とその、 上もしく
は下の能動層との間に静電遮へい板が形成されるととも
に、前記能動層の間に、静電遮へい領域をヘテロエピタ
キシャル成長させるものである。
作用
本発明は上記した構成により能動層間に形成する静電遮
へい板は、低インピーダンスの電源に接続することがで
きるので、上下能動層間の電気的干渉を静電遮へいし、
又、静電遮へい板の有するに放熱するにも役立つもので
ある。また、半導体中に静電遮へい領域を形成するのに
ヘテロエピタキシャル成長させているので、単結晶状態
を維持することが可能となる。
へい板は、低インピーダンスの電源に接続することがで
きるので、上下能動層間の電気的干渉を静電遮へいし、
又、静電遮へい板の有するに放熱するにも役立つもので
ある。また、半導体中に静電遮へい領域を形成するのに
ヘテロエピタキシャル成長させているので、単結晶状態
を維持することが可能となる。
実施例
第１図は、本発明の第１の実施例における半導体装置の
断面図を示すものである。第１図において、Ｐ基板１０
１表面に能動領域として、ソースのｎ＋領域１ｏ２．ド
レインのｎ十領域１ｏ３、および絶縁膜１０４を介した
ゲート電極１０６から成るＭＯ８ＦＸ丁“Ｑｌ”がある
。ゲート電極１０５に正電圧が印加されると逆転層１０
６が生じて表面チャネルとなる。絶縁膜１０４の上に、
金属（又はポリシリコンなど導電率の大きい材料）が形
成され静電遮へい板１１４となる。その後静電遮へい板
１１４上に絶縁膜１０７が形成される。
断面図を示すものである。第１図において、Ｐ基板１０
１表面に能動領域として、ソースのｎ＋領域１ｏ２．ド
レインのｎ十領域１ｏ３、および絶縁膜１０４を介した
ゲート電極１０６から成るＭＯ８ＦＸ丁“Ｑｌ”がある
。ゲート電極１０５に正電圧が印加されると逆転層１０
６が生じて表面チャネルとなる。絶縁膜１０４の上に、
金属（又はポリシリコンなど導電率の大きい材料）が形
成され静電遮へい板１１４となる。その後静電遮へい板
１１４上に絶縁膜１０７が形成される。
静電遮へい板１１４と絶縁膜１０７の具体的な形成には
種々の方法が考えられる。例えば、絶縁膜１０４と絶縁
膜１０７が最初に形成され、その後、イオン打込み装置
で金属原子を打込んで静電遮へい板とする方法とか、あ
るいは、絶縁膜１０４０表面に、蒸着等で静電遮へい板
１１４を形成し、その後、シリコンを蒸着して後、酸化
を行ない絶縁膜１０７とする方法が考えられる。
種々の方法が考えられる。例えば、絶縁膜１０４と絶縁
膜１０７が最初に形成され、その後、イオン打込み装置
で金属原子を打込んで静電遮へい板とする方法とか、あ
るいは、絶縁膜１０４０表面に、蒸着等で静電遮へい板
１１４を形成し、その後、シリコンを蒸着して後、酸化
を行ない絶縁膜１０７とする方法が考えられる。
その次に、絶縁膜１０７上に薄膜単結晶を形成し、ソー
スのｎ＋領域１ｏ８．ドレインのｎ＋領域１０９、チャ
ネルを生じるためのＰ領域１１ｏ。
スのｎ＋領域１ｏ８．ドレインのｎ＋領域１０９、チャ
ネルを生じるためのＰ領域１１ｏ。
絶縁膜１１１を介したゲート電極１１２によりＭＯ８Ｆ
ＸＴ″Ｔ１”が構成される。ゲート電極１１２に正電圧
が印加されると逆転層１１３が生じて表面チャネルとな
る。
ＸＴ″Ｔ１”が構成される。ゲート電極１１２に正電圧
が印加されると逆転層１１３が生じて表面チャネルとな
る。
以上の様に本実施例によれば、能動領域を有する上下の
半導体部分を分離する絶縁膜内に、静電遮へい板を設け
、低インピーダンスの電源及び放熱板に接続することに
より、上下能動層間の電気的干渉を防止し、能動層内の
素子が発生する熱を効果的に逃がすことができる。
半導体部分を分離する絶縁膜内に、静電遮へい板を設け
、低インピーダンスの電源及び放熱板に接続することに
より、上下能動層間の電気的干渉を防止し、能動層内の
素子が発生する熱を効果的に逃がすことができる。
これは、多層に形成されても全く同様であり、その様子
を第２図に示す（第２図中、１０８と１０８′などは同
様の領域であることを表わす。）。
を第２図に示す（第２図中、１０８と１０８′などは同
様の領域であることを表わす。）。
第３図は本発明の第２の実施例の半導体装置の断面図で
ある。同図において、１層目に相当する人部分は第１図
と同様である。絶縁膜１０４表面に、Ｐ形シリコン２０
１が形成され、次に静電遮へい板２ｏ２、続いて再びＰ
形シリコン２０３が形成される。その表面にソースのれ
十領域２０４゜ドレインのｎ＋領域２０６．絶縁膜２０
６を介したゲート電極２０７によシＭＯ５ＦＸＴ″Ｔ１
”が構成される。ゲート電極２０７に正電圧が印加され
ると逆転層２０８が生じて表面チャネルとなる。
ある。同図において、１層目に相当する人部分は第１図
と同様である。絶縁膜１０４表面に、Ｐ形シリコン２０
１が形成され、次に静電遮へい板２ｏ２、続いて再びＰ
形シリコン２０３が形成される。その表面にソースのれ
十領域２０４゜ドレインのｎ＋領域２０６．絶縁膜２０
６を介したゲート電極２０７によシＭＯ５ＦＸＴ″Ｔ１
”が構成される。ゲート電極２０７に正電圧が印加され
ると逆転層２０８が生じて表面チャネルとなる。
以上の様に、第２の実施例によれば、上下の能動領域を
電気的に分離する静電遮へい板を、２層の半導体中に設
け、これを低インピーダンスの電源及び放熱板に接続す
ることにより上下能動層間の電気的干渉を防止し、能動
層内の素子の発熱を効果的に逃がすことができる。
電気的に分離する静電遮へい板を、２層の半導体中に設
け、これを低インピーダンスの電源及び放熱板に接続す
ることにより上下能動層間の電気的干渉を防止し、能動
層内の素子の発熱を効果的に逃がすことができる。
しかも、第２の実施例の特徴として、２層目のＰ形Ｓｉ
中に静電遮へい板が存在するので、２層目のＰ形Ｓｉが
電気的に７０−ティングになることを避けることができ
、動作の安定性が改善される。このことは、放熱に対し
ても一層有効に働く。
中に静電遮へい板が存在するので、２層目のＰ形Ｓｉが
電気的に７０−ティングになることを避けることができ
、動作の安定性が改善される。このことは、放熱に対し
ても一層有効に働く。
次に、静電遮へい板の形成方法であるが、半導体中に形
成するので、単結晶状態を維持することが可能になる。
成するので、単結晶状態を維持することが可能になる。
その場合、静電遮へい板の材料としては、ＮｉＳｉ２
、 ＭｏＳｉ２などのシリサイドが利用でき、ヘテロエ
ピタキシャル成長を行なえばよい。
、 ＭｏＳｉ２などのシリサイドが利用でき、ヘテロエ
ピタキシャル成長を行なえばよい。
第２の実施例の変形として、第４図に示す様に、絶縁膜
１０４表面に直接、静電遮へい板４０１を形成すること
も可能である。この場合も、静電遮へい板材料としてＮ
ｉＳｉ２ 、 ＭｏＳｉ 等を用いれば、ヘテロエピ
タキシャル成長が可能であるから、その上にＰ形Ｓｉ
２０３ を形成するのは容易である。
１０４表面に直接、静電遮へい板４０１を形成すること
も可能である。この場合も、静電遮へい板材料としてＮ
ｉＳｉ２ 、 ＭｏＳｉ 等を用いれば、ヘテロエピ
タキシャル成長が可能であるから、その上にＰ形Ｓｉ
２０３ を形成するのは容易である。
又、第５図に示す様に、静電遮へい板４０１表面にＰ形
５ｉ５０１ を形成した後、ｎ形５ｉ５０２を形成し
、ソースのｎ＋領域５ｏ３．ドレインのｎ＋領域５ｏ４
．絶縁膜５０５を介したゲート電極５０６によｆｉＭＯ
５ＦＫＴ″Ｔ２”を構成することも可能で、ゲート電極
６０６に正電圧が印加されると中性領域５０７が生じて
埋込みチャネルとなる。
５ｉ５０１ を形成した後、ｎ形５ｉ５０２を形成し
、ソースのｎ＋領域５ｏ３．ドレインのｎ＋領域５ｏ４
．絶縁膜５０５を介したゲート電極５０６によｆｉＭＯ
５ＦＫＴ″Ｔ２”を構成することも可能で、ゲート電極
６０６に正電圧が印加されると中性領域５０７が生じて
埋込みチャネルとなる。
こうして、２層目以降の薄膜状単結晶領域に埋込みチャ
ネルのＭＯ５ＦＩＣＴを作ることにより、界面による悪
影響が除去され、高性能化が容易になる。
ネルのＭＯ５ＦＩＣＴを作ることにより、界面による悪
影響が除去され、高性能化が容易になる。
発明の効果
以上の様に本発明によれば、上下能動層間の静電遮へい
板によシ、上下能動層間の電気的干渉をなくし、能動層
中の素子の発熱を効果的に放熱し、各能動層の基板電位
を固定することも可能となるため、その実用的効果は大
きい。
板によシ、上下能動層間の電気的干渉をなくし、能動層
中の素子の発熱を効果的に放熱し、各能動層の基板電位
を固定することも可能となるため、その実用的効果は大
きい。
第１図は本発明の第１の実施例における半導体装置の断
面図、第２図は同第１の実施例の三層にした場合の断面
図、第３図は本発明の第２の実施例の半導体装置の断面
図、第４図は同第２の実施例を変形した状態を示す断面
図、第６図は同第２の実施例の他の変形した状態を示す
断面図、第６図は従来の半導体装置の断面図、第７図は
改良された従来の半導体装置の断面図である。 １ｏ１・・・・・・Ｐ基板、１０２，１０３，１０８゜
１０９・・・・・・ｎ＋領領域１０４，１０７，１１１
・・・・・・絶縁膜、１０５，１１２・・・・・・ゲー
ト電極、１０６゜１１３・・・・・・逆転層、１１ｏ・
・・・・・Ｐ領域、１１４・・・・・・静電遮へい板、
Ｑｌ、Ｔ１・・・・・・ＭＯＳＦＥＴ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名ｍａ
韓 第２図 １θ？ 第３図 第４図 ｌ 第５図 口中部域 第６図 丁ｌ 第７図 ７０３” ’Ｉ０１
面図、第２図は同第１の実施例の三層にした場合の断面
図、第３図は本発明の第２の実施例の半導体装置の断面
図、第４図は同第２の実施例を変形した状態を示す断面
図、第６図は同第２の実施例の他の変形した状態を示す
断面図、第６図は従来の半導体装置の断面図、第７図は
改良された従来の半導体装置の断面図である。 １ｏ１・・・・・・Ｐ基板、１０２，１０３，１０８゜
１０９・・・・・・ｎ＋領領域１０４，１０７，１１１
・・・・・・絶縁膜、１０５，１１２・・・・・・ゲー
ト電極、１０６゜１１３・・・・・・逆転層、１１ｏ・
・・・・・Ｐ領域、１１４・・・・・・静電遮へい板、
Ｑｌ、Ｔ１・・・・・・ＭＯＳＦＥＴ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名ｍａ
韓 第２図 １θ？ 第３図 第４図 ｌ 第５図 口中部域 第６図 丁ｌ 第７図 ７０３” ’Ｉ０１
Claims (5)
- （１）能動層を有する半導体領域が多層形成されるとと
もに、能動層とその上もしくは下の能動層との間に静電
遮へい領域が設けられたことを特徴とする半導体装置。 - （２）静電遮へい領域が、能動層とその上もしくは下の
能動層との間の絶縁膜内に設けられたことを特徴とする
特許請求の範囲第１項記載の半導体装置。 - （３）静電遮へい領域が、能動層とその上もしくは下の
能動層との間の半導体領域内に設けられたことを特徴と
する特許請求の範囲第１項記載の半導体装置。 - （４）静電遮へい領域が、能動層とその上もしくは下の
能動層との間の半導体領域と絶縁膜との界面に設けられ
たことを特徴とする特許請求の範囲第１項記載の半導体
装置。 - （５）能動層を有する半導体領域を多層形成するととも
に、能動層とその上もしくは下の能動層との間に、静電
遮へい領域をヘテロエピタキシャル成長させることを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61098607A JPS62254459A (ja) | 1986-04-28 | 1986-04-28 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61098607A JPS62254459A (ja) | 1986-04-28 | 1986-04-28 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62254459A true JPS62254459A (ja) | 1987-11-06 |
Family
ID=14224281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61098607A Pending JPS62254459A (ja) | 1986-04-28 | 1986-04-28 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62254459A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5215931A (en) * | 1989-06-13 | 1993-06-01 | Texas Instruments Incorporated | Method of making extended body contact for semiconductor over insulator transistor |
| WO1998048459A1 (de) * | 1997-04-17 | 1998-10-29 | Siemens Aktiengesellschaft | Integrierte schaltungsanordnung mit mehreren bauelementen und verfahren zu deren herstellung |
| US7361944B2 (en) | 2004-03-18 | 2008-04-22 | Seiko Epson Corporation | Electrical device with a plurality of thin-film device layers |
| JP2016511542A (ja) * | 2013-02-12 | 2016-04-14 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | グラフェン遮蔽体を有する三次元（３ｄ）集積回路（３ｄｉｃ）および関連する製造方法 |
-
1986
- 1986-04-28 JP JP61098607A patent/JPS62254459A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5215931A (en) * | 1989-06-13 | 1993-06-01 | Texas Instruments Incorporated | Method of making extended body contact for semiconductor over insulator transistor |
| WO1998048459A1 (de) * | 1997-04-17 | 1998-10-29 | Siemens Aktiengesellschaft | Integrierte schaltungsanordnung mit mehreren bauelementen und verfahren zu deren herstellung |
| US6597053B1 (en) | 1997-04-17 | 2003-07-22 | Siemens Aktiengesellschaft | Integrated circuit arrangement with a number of structural elements and method for the production thereof |
| US7361944B2 (en) | 2004-03-18 | 2008-04-22 | Seiko Epson Corporation | Electrical device with a plurality of thin-film device layers |
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