JPS622571A

JPS622571A - 自己整合型ｆｅｔゲ−トの製法

Info

Publication number: JPS622571A
Application number: JP61097807A
Authority: JP
Inventors: ウイリアム・エイ・ビータネン; キムベリー・リード・グリーソン; アイリーン・ジャード・ビアーズ
Original assignee: Triquint Semiconductor Inc
Current assignee: Qorvo US Inc
Priority date: 1985-04-26
Filing date: 1986-04-26
Publication date: 1987-01-08
Also published as: US4656076A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、ガリウム砒素（ＧａＡｓ）のエンハンスメン
トモード・ＦＥＴに使用して好適なＦＥＴゲートの製法
に関する。

〔従来の技術及び発明が解決しようとする問題点〕シリ
コン上に集積回路を製造する場合、ゲートがソース・ド
レイン領域に宙なる構造の従来の電界効果トランジスタ
（ＦＥＴ）より優れた性能のＦＥＴを得るために、ゲー
ト領域とソース・ドレイン領域間に自己整合（ｓｅｌｆ
−ａｌｆｇｎ＋ｍｅｎｔ）法が用いられる。１９７９年
発行のミルマン著「マイクロエレクトロニクス」第２５
０〜２５２真に記載されている如く、ＭＯＳ　ＦＥＴで
の自己整合は、まずゲート金属を被着し、次にゲートの
両側に打込領域を定め　、るようにマスクを形成した後
、ゲートの両側のマスクの開口を通してイオンを打込む
ことによって行なわれる。打ち込まれるイオンはゲート
金属を透過しないので、ゲートの両側のマスク開口のみ
を通って基扱内に進入する。イオン打込は、実質的に１
ライン・オプ・サイト（視線）」工程であるから、打込
領域の縁はゲート金属の縁と略整合する。

ところで、近年、ガリウム砒素（ＧａＡｓ）によるＦＥ
Ｔ回路の製造が注目されている。シリコンのような半導
体材料で電界効果デバイスを製造する場合、即ち、ＭＯ
Ｓ　ＰＥＴを製造する場合、金属ゲート電極は酸化層に
よって半導体チャンネルから分離される。しかしＧａＡ
ｓのような半絶縁体で電界効果デバイスを作る場合、ゲ
ート金属は半導体に直接接触配置される＊　ＧａＡｓ　
　Ｆ　ＥＴを用いたデジタルＩＣの製法の一例は、１９
８２年１２月に開催された国際電子デバイス会議の議事
録内のＡ・ロード、Ａ・マツ力マント、Ｇ・マコーマッ
ク、Ｂ・ベタネンによる「ハイイールドＧａＡｓＭＳＩ
デジタルＩＣプロセス」に記載されている。この記事は
、デプレッションモードの非自己整合ゲート型ＧａＡｓ
ＦＥＴの製法を開示している。

デプレッションモードのデバイスではゲート下の１距動
領域は、ゲートの非バイアス時にも導通性を示す。しか
し、多くの用途においてゲート非バイアス時にはこの能
動領域は非導通性であることが望まれる。そのような場
合、エンハンスメントモード（Ｅ−モード）のデバイス
が必要になる。

ＧａＡｓ　　Ｆ　Ｅ　Ｔデバイスでエンハンスメントモ
ードを実現するためには、固有のゲートデプレッシクン
層が零ゲートバイアス時にチャンネルをピンチオフする
に足るだけチャンネルのドープ量を少なく、または、チ
ャンネルを薄＜シなければならない。

他方、チャンネルの両側、即ち、ソース・ゲート間及び
ゲート・ドレイン間での導電性を維持することも必要と
される。前記ロード等による記事の第１図に示されたデ
バイスでは、ゲートはソース領域及びドレイン領域から
離間配置されている。

本来、デプレッションモード・デバイスにおいては、ゲ
ートの両側の導電性は充分高い、エンハンスメントモー
ド・デバイスを作るために能動領域の厚さ、またはドー
プ濃度を減少させると、ゲートの両側の導電性も減少し
てしまう。これによって、抵抗、特にソース抵抗Ｒ３が
増加するためデバイスの利得が減少する。ゲートの両側
の能動領域の適度な導電性を維持しながらゲート下のエ
ンハンメントモード特性を得るために、従来、異なる手
法で２つのエンハンスモードＧａＡｓ　　Ｆ　Ｅ　Ｔの
設針法が開発されている。その一つの手法は、プレーナ
ゲート下の基板表面近くに設けた薄い能動層を、チャン
ネル両側の自己整合打込領域と共に用いるものである。

他の手法は、ゲート下のチャンネルを薄くしてゲート両
側の導電領域を厚くするために基板の凹部に設けたゲー
トと共に厚い能動層を使用するものである。次に、この
両手法について説明する。

初期の自己整合ＧａＡｓ　　ＦＦ、Ｔゲートの製法につ
いては、１９８２年１２月の国際電子デバイス会ａｍ事
録のに、ヤマサキ、Ｎ、カド−１Ｙ、マツ才力、Ｋ、オ
ーワダによるｒＥＩ’３・ライティング・Ｎ＋゛　セル
ファラインド・ＧａＡｓ−ＭＥＳ　　Ｆ　ＥＴｓ　’フ
ォー・ハイスピードＬＳＩ５Ｊと題する記事、及び１９
８２年２月発行、エレクトロンレター誌第１８巻第１１
９〜１２１頁のに、ヤマサキ、Ｋ、アサイ、Ｔ。

ミズタニ、Ｋ、クルマダによる「セルファライン・イン
プランテーション・フォー・Ｎ＋レイプ・テクノロジー
（ＳＡＩＮＴ）　　・フォー・ハイスピード・ＧａＡｓ
・Ｉ　Ｃｓ　Ｊと題する記事に開示されている。

このＳ＾ＩＮＴプロセスは、ゲート長を減少させること
により、超高速ＧａＡｓ　　Ｆ　Ｅ　Ｔを得ようとする
ものである。このプロセスでは、窒化シリコン・パシベ
ーション膜が被着されている半導体ＧａＡｓ基板に対し
て多層自己整合打込マスクが設けられる。

底のマスク層は選択的にエツチングされてこのマスクが
アンダーカットされる。Ｎ十打込後、５ｔＣｈ層が形成
され、マスクが除去され、更に窒化シリコン膜のプラズ
マエツチングにより基板が露出され、ゲート金属が形成
される。このような手順により、プレーナ自己整合ゲー
ト電極が形成される。

このゲート電極の基板に接した部分の長さは、Ｎ＋打込
領域の内側で互いに離間した５ｉ０２層の縁で決まる。

しかしながら、プレーナゲートを採用すると能動層の厚
さを物理的に変えることができなくなるという問題が生
じる。よって、エンハンスメントモード・デバイスの特
性を調整するには、能動層のドーパント濃度及びドーピ
ング深さを変えるより他ない。

前述したプレーナ自己整合ゲート構造の代わりに、基板
に凹部を形成し、この巾にゲート金属を形成する手法が
提案されている０例えば、凹ゲートは、ロード等の上記
記事に開示された非整合Ｇａ＾３ＦＥＴ構造に採用され
てきた。この手法は、特にデバイスの能動層の実効厚さ
の制御において、プレーナゲート電極に勝る。即ち、能
動領域のドーピング濃度及び全体の深さのみならず、凹
部の深さも加減して、デバイスのエンハンスメントモー
ド特性を制御することができる。凹ゲートの採用により
、ゲートの両側の能動領域を比較的厚くして導電性を、
維持すると共に表面デブレッシツン効果（これはデバイ
ス利得を落とす）を最小にすることができる。

しかしながら、ゲートを被着する前に形成すべき凹部を
正確に位置決めすることは困難であるという問題がある
。特に、凹部及びゲートをソース領域及びドレイン領域
に対して決まった位置に設けることは困難である。した
がって凹ゲートの用途は限定される。ＩＩ！［！ＥのＧ
ａＡｓ・ＩＣシンポジウムの１９８４年版テクニカルダ
イジェストには、ＧａＡｓ・ＩＣ技術の現状が報告され
ている０回路製造の分野における、Ｎ、Ｃ。サリロ・ジ
ュニア、Ｊ、Ｋ。

アブロクワ、Ｓ、Ａ、ジャミソンによる「ア・セルファ
ラインド・ゲート・モジェレーシッンドーブト（＾ｌ　
、Ｇａ　）　Ａｓ　／ＧａＡｓ−Ｆ　ＥＴ　・Ｉ　Ｃ・
プロセス」と題する記事（第１６７〜１７０頁）及びＭ
。

Ｊ、ヘリックス、Ｓ、Ａ、バンカ、Ｐ、Ｊボルド、Ｓ、
Ａジャミソンによる［ア・ロー・パワー・ギガビット・
ＩＣ・フアプリケーション・テクノロジー」と題する記
事（第１６３〜１６６頁）では、自己整合ゲート・エン
ハンスメントモード・ＧａＡｓ・ＭＩＥＳＦＥＴ及びＭ
ＯＤ１４Ｔの製造に際し、凹ゲート手法を用いず、プレ
ーナゲート手法を採用している。

また、従来、ゲート金属被着後に自己整合ＧａＡｓ・Ｆ
ＥＴをアニーリングする際に他の問題が生じた。

即ち、従来の＃１（ｆｕｒｎａｃｅ　）アニーリングは
、例えば約８００℃で２０分間以上にわたって行われた
が、このような高温では、熱膨張率の相違のため金属ゲ
ートとＧａＡｓとの界面に応力が生じ、劣悪なショット
キー１１ｉｉｉ壁特性を生ずる。アニーリング中、ゲー
ト金属からチャンネル領域へ不純物が移動することによ
っても、打込まれたシリコンイオンの横方向拡散と同時
に、デバイスの性能を劣化させる。

このような問題があるため、正常に動作するＧａＡｓデ
バイスの歩留りは極めて小さい。サリロ等による前記論
文に記載された製法では、自己整合ゲート打込領域を能
動化するために、従来の炉アニーリングではなく高速熱
アニーリングすることによりこの問題を軽減しようとし
ている。このアニーリング手法は、前記論文によれば満
足できる結果をもたらすようであるが、短時間であって
もショットキー界面を加熱することに変りない。金属は
、アニー】ノング温度では、非常に高速に拡散し得る。

したがって、自己整合デバイスの高速アニーリングが製
造プロセスで受入れられるものであるかどうかは確かめ
る必要がある。ショットキー界面の物性がはっきりしな
い現時点では、金属拡散によりゲット劣化を招く虞れの
ある手法は使用を避けるのが無難であろう。Ｋ、ヤマサ
キ等により報告された前記Ｓ＾ＩＮＴ製法では、このよ
うな危険性を避けて、Ｎ十自己整合打込領域を、Ｎ十打
込領域の予期される横方向拡散に等しい距離だけプレー
ナゲート電極から離間させようとしている０周知の凹ゲ
ート手法は、同様にアニーリング後にゲート金属を被着
している。

従来の自己整合ゲートの製法における他の制限は、ゲー
ト両側の打込領域のドーパント濃度が実質的に等しいこ
とである。しかし、ソース抵抗Ｒ３を小さくするために
、ソース・ゲート間のドーピング濃度は高い方が望まし
い。他方、ゲートドレイン容量ＣＯＤを小さくするため
にドレイン側の打込領域のドーピング濃度は低い方が望
ましい。従来の自己整合ゲートの製法では、非対称的な
打込ドーピング濃度を得ることは実際的でない。前記Ｓ
＾ＩＮＴデバイスでは、ゲートコンタクトを自己整合Ｎ
十打込領域の内側に離間配置することにより、ドレイン
容量を改善しているがソース抵抗の劣化（増加）を招い
ている。凹ゲートデバイスでは、ソース及びドレイン打
込領域に対して凹部ゲートを市に決まった場所に位置決
めすることが難しいため、これらのパラメータは大きく
変動し、よって歩留りが下がる。ゲート位置の許容誤差
は大きいことが好ましい。

ゲート寸法は小さい方が望ましいことは周知であるが、
フォトレジストに微小（例えばサブミクロン）のパター
ンをフォトリソグラフ技術で形成することは難しいので
、ゲート長を小さくする能力には限度がある。また、微
小のゲート金属を用いるとゲート金属抵抗Ｒｉｎが大き
くなる。微小ゲート長は、フォトレジストから微小パタ
ーンをウェハに確実に転写することを困難にする例えば
、前記５ＡＩＮＴプロセスでは、実際のゲート寸法を制
御することは難しい。５ｉ（ｈ　Ｊｉｌは、スパッタリ
ング源から視線に沿った被着が行われないので、５ｉｌ
ｈ層の縁（エツジ）はくさび形になる。このため、この
縁の構造的な精度は低い＊　　５ｉ０２の縁はプラズマ
エツチングにより後退する。したがって、出来上がるゲ
ートは、アンダーカットされたマスクより長くなり、縁
の精細度は低くなる。

以上より、改良された自己整合ゲート構造及びその製法
の必要性が尚、存在する。

本発明の目的は、従来の自己整合ゲートの製法を改良す
ることである。

本発明の他の目的は、改良したエンハンスメントモード
Ｇａｐｓ　　Ｆ　Ｅ　Ｔゲート構造を提供することであ
る。

本発明の他の目的は、フォトリソグラフ技術による限度
以下にゲート長を小さくすることである。

本発明の他の目的は、ゲートドレイン容量Ｃ■を劣化さ
せることなくソース抵抗Ｒ３を減少させることである。

本発明の他の目的は、低ゲート金属抵抗Ｒｉｎを維持し
ながら微小ゲートパターンをフォトレジストから正確か
つ確実にデバイス構造に転写することである。

本発明の他の目的は、ゲート金属化の後にウェハを炉ア
ニーリングすることを回避することである。

〔発明の概要〕

本発明の１つの特徴は、自己整合口ゲートＧａＡｓＦＥ
Ｔが得られるＩＣゲートの製法及び構造にある。本発明
によれば、従来の非自己整合凹ゲート及び従来の自己整
合プレーナゲートの多くの欠点を伴うことなく、自己整
合の特徴と凹ゲートの特徴を有効に組合わせられる。

本発明の第２の特徴は、ゲート金属被着前に自己整合打
込領域を形成する従来の自己整合ゲートの製法を改良す
るものであり、ゲート長を一定に定めるために打込領域
上に酸化ジルコニウム（ＺｒＯ）の如き耐プラズマエツ
チング性の絶縁層を被着する中間工程を有することであ
る。

本発明の第３の特徴は、深さ及び濃度の両方に関して３
回の順次段階的に異なる打込を行い、ゲートの両側から
離れるにつれて深くなるようにドーパント濃度に傾斜を
もたせる自己整合の製法にある。このような打込によっ
て、ゲートドレイン容量を増加させることなくソース抵
抗を改善することができ、自己整合凹ゲート構造の実現
に特に有利である。

〔実施例〕

第１図乃至第７図の工程を実施する際の基板（１０）と
して、半絶縁体ＧａＡｓウェハを用いる。被着表面（１
２）が１００結晶面となり、且つ第６図のようにエツチ
ングされたとき凹部チャンネルが後述の如く内側に傾斜
した両側部をもって形成されるようにゲートの整合が行
われるべく、ウェハをカットする。

第１図を参照するに、通例のウェハ洗浄及び検査の後、
１０００〜５０００人の厚さを有する窒化シリコン（Ｓ
ｉ３Ｎ４　）の第１１ｆ！＋縁Ｆｉｌ（１４）を基板（
１２）の全面に被着する。この被着工程後、第１フオト
グラフイ・マスク工程によりチャンネル領域（１７）を
定める。チャンネル領域（１７）は、基板表面（１２）
の主面上の＜０１１＞方向に平行にゲートを整合するよ
うに方向付けられる０次に、フォトレジス）（１６）の
開口（１７）及び層（１４）を通してＧａＡｓ基板（ｌ
Ｏ）にシリコンイオンを打込み、チャンネル領域にＮ−
（例えば、３　Ｘ　１０”の平均ドーパント濃度）打込
領域（１８）を形成する。このとき、第６図及び第７図
においてゲートを例えば８００〜１０００人の深さまで
堀り下げることを見越して、プレーナ自己整合エンハン
スメントモードＧａＡｓ　　ＦＥＴよりも能動層の全実
効厚が太き（なるように（例えば２０００〜３０００人
のオーダ）イオン打込みエネルギーを制御する。これら
の数値は個々の用途に応じて調整できる。Ｎ−打込領域
（１８）の形成後、フォトレジスト層（１６）を除去す
る。

次に第２図の工程に進み、まず、第２のフォトリソグラ
フィ・マスク工程を行なう、即ち、Ｎ−打込領域（１８
）の中央を挟んで離隔し、且つＮ−打込領域（１８）の
周囲に略整合した一対の開口（２２）を有するフォトレ
ジストマスク（２０）を設ける。次に第２の打込工程で
、Ｎ−打込領域（１８）の約２倍の深さまで且つＮ＋（
例えば２　Ｘ　１Ｇ”　）平均ドーパント濃度になるま
でシリコンイオンの打込を行い、ソース及びドレイン打
込領域（２４）　。

（２６）を形成する。その後、フォトレジストマスク（
２０）を除去する。

次に、第３図ではまず第３フオトリソグラフイ・マスク
工程を行なう、この工程では、一対の開口（３２）を有
するフォトレジスト層（３０）を形成する。開口（３２
）は、第２図の開口（２２）と同様にチャンネル領域（
１８）の中央を挟んで配置されるが、開口（２２）より
小さく且つより近接して設けられ、その一部が第１Ｎ十
打込領域（２４）。

（２６）を内側部分に重なる。開口（３２）の間隔はで
きるだけ近接させることが望ましい、′ＩＪＸ在のフォ
トリソグラフィ技術では、フォトレジストブリッジ（３
０ａ）の１１６１（３３）は確実にｌｕ−程度になし得
る０例えば、この例では幅（３３）を１μ−と想定する
が、本発明の原理はフォトリソグラフィ技術の進歩に伴
って、一層小さい幅に対応し得る。

そこで、第３の打込工程を行なう、即ち、開口（３２）
を通してシリコンイオンの打込を行ない、自己整合ソー
ス側・ドレイン側打込領域（３４）　。

（３６）を形成する。この領域（３４）　、　　（３６
）へのイオン打込の濃度は、第２図のＮ十打込工程より
もわずかに低く（例えばｌＸｌ０ＬＩＩ）、その深さは
第１図のＮ−打込領域と第２図のＮ十打込領域の中間で
ある。

このようにして、平均打込濃度の加算により階段状のド
ーピングパターンが得られる。ドーパント濃度は、中央
マスク部分（３０ａ）の下の自己整合打込領域（３４）
　、　　（３６）間のギャップ（３８）におけるチャン
ネル領域で最低になる。濃度の高いのは自己整合打込領
域（３４）　、　　（３６）であるが、その中でも打込
領域（１８）　、　　（２４）　、　　（３４）及び（
１Ｂ）　、　　（３６）　、　　（２６）が夫々型なる
領域（３７）　。

（３９）が最も高く、ここからギャップ（３８）へ向か
う内方へ、及び基板１２の下方へと減少していく。

全体の平均打込濃度は第８図に示す。但し、順次行う各
打込により略ガウシアン曲線状の深さ方向の濃度分布が
生じるので、これらの組合された深さ方向の打込傾斜は
第８図に仮の値で示したよりも相当急峻になる。

第４図では引き続きマスク（３０）を利用して、第２絶
縁層、即ち、今度は酸化ジルコニウム（ＺｒＯ）の薄い
（例えば２００Ａ）　Ｍ　（４０）　、　　（４０ａ　
）　。

（４０ｂ）を、開口（３２）を通して第１絶縁層（１４
）上及びフォトレジスト層（３０）の上（これはｍ要で
はない）に被着する。被着片（４０ａ　）　、　　（４
０ｂ　）はこのようにギャップ（３８）の両側に形成さ
れ、打込領域（３４）　、　　（３６）の縁に正確に自
己整合して打込領域（３４）　、　　（３６）を被覆す
る。

第５図の工程では、まずフォトレジスｌ−（３０）を除
去する。このときフォトレジスト（３０）上の酸化ジル
コニウム層（４０）も排除されるが、窒化シリコンの第
１絶縁［（１４）上の酸化ジルコニウム被着片（４０ａ
　）　、　　（４０ｂ　）は残る。次にイオン打込領域
を活性化するためウェハを炉アニーリングする。

第６図を参照するに、アニーリングに続いて、まず第４
のフォトリソグラフィ・マスク工程（図示せず）を行な
った後、プラズマエツチング処理を行ない、ゲートのソ
ース及びドレイン領域上の窒化シリコンＩ’ｔｉｉ！（
１４）にオーミックコンタクト用開口を設ける。次に、
この開口を通してオーミック金属（Ａｕ−Ｇｅ−Ｎｉ）
を被着してソース及びドレインオーミックコンタクト（
４４）　、　　（４６）を形成する。その後、オーミッ
ク金属被着用フォトレジストマスクを除去する。更に、
オーミック金属をＧａＡｓと合金化させる。

その後、ゲート領域の全表面に窒化シリコンの第２１ｉ
ｉ（４Ｂ）を被着する。そこで第５フオトリソグラフイ
・マスク工程を行ない、ギャップ（３８）に略中心に合
わせた、ギャップ（３８）より幾分幅の広の開口（５２
）を有するフォトレジストマスク（５０）を全チャンネ
ル領域上に形成する０次に、開口（５２）を通して窒化
シリコン層（１４）　、　　（４Ｂ）をプラズマエツチ
ングする。薄い酸化ジルコニウムの被着片（４０ａ　）
　、　　（４０ｂ　）はプラス；マエッチングを拒絶す
るから、物質が除去されるのは、被着片（４０ａ　）　
、　　（４０ｂ　）及び打込領域（３４）　。

（３６）の内側の縁に整合された狭いチャンネルの基板
表面までの部分である。

次に、フォトレジスト層（５０）を残したまま、ウェハ
を液体化学エツチングして、基板（１０）にゲート凹部
、即ちチャンネル（５４）を形成する。

このエツチングに適したエッチャントは、希釈水酸化ア
ンモニウム及び過酸化水素の混合水溶液であり、これに
よってガリウム砒素の基板はエツチングされるが、窒化
シリコン及び酸化ジルコニウムの絶縁層はエツチングさ
れない。オーミックコンタクト（ソース及びドレイン）
間に仮のバイアス（例えば２．５Ｖ）をかけたとき流れ
る電流を監視することにより、所望のピンチオフ電圧が
得られるエツチングの停止点、即ちエツチングされるチ
ャンネル（５４）の深さを決める。

更に、マスク（５０）の開口（５２）を通してゲート金
属（Ｔｉ−Ｐａ−ＡＵ　）を被着する。生成してゲート
金１（５６）は凹部（５４）内下方に伸びて、ギャップ
（３日）内のＮ−ドープ領域（１８）に接する。

基板表面（１２）でのゲートコンタクト（５６）の長さ
く３３）は、第４図の被着工程で設けた酸化ジルコニウ
ム被着片（４０ａ　）　、　　（４０ｂ　）の内縁の間
隔によって決まり、エツチング工程には無関係である。

このことに対応して、ゲートコンタクト（５６）の縁は
、第３図の工程で形成した自己整合打込領域の内縁と、
基板表面（１２）において正確に整合する。

ゲートコンタクト（５６）は、基板表面（１２）の凹部
によって定まる台形状である。即ち、ゲートコンタクト
（５６）の対向する側部（５８）は、基板（１０）の深
さ方向に進むにつれて打込領域（３４）　。

（３６）の内縁から遠ざかり、内方に傾斜している。

第８図に詳細に示したように、この形状により、ゲート
コンタクト（５６）の側部（５８）は、自己整合打込領
域の内縁から内方へ所定距離だけ離れる。

この距離は微小ではあるが、自己整合打込領域からギャ
ップ（３８）内にシリコンイオンが横方向拡散するのを
防ぐのに役立つ。ゲート凹部の形状は、最初の工程で結
晶面を選択し、第２図の工程でゲート方向を決めたとき
に決まる。

酸化ジルコニウム被着片（４０ａ　）　、　　（４０ｂ
　）より上部のゲート金属（５６）　　（第７図）の長
さは、第６図の工程でのフォトレジスト（５０）の開口
（５２）の寸法（５３）によって決まる。この寸法（５
３）をゲートコンタクト長（３３）より大きくすること
によって、マスクのウェハに対する位置ずれの許容誤差
を大きくすることができる。寸法（５３）をゲートコン
タクト長（３３）より大きくすることは、能動打込領域
（１８）に接するゲート長をｉ１Ｊ能な限り小さくした
まま、入力ゲート抵抗Ｒｔｎを減少させることにもなる
。ゲートコンタクト長（３３）は、フォトリングラフィ
技術の限界より容易に小さくすることができる。なぜな
らば、この寸法は、ゲート金属を被着する前にフォトレ
ジスト（３０）及び自己整合打込領域によって始めに定
められ、酸化ジルコニウム被着片（４０ａ　）　、　　
（４０ｂ　）によるエツチング工程の間、維持されるか
らで、ある。したがって、自己整合打込領域の間隔をゲ
ート金属（５６）の最大長より近接させることができる
と共に、ガリウム砒素基板（１０）に接するゲートコン
タクト（５６）の長さは自己整合打込領域の間隔と同じ
である。上述の工程によれば、ゲート金属被着前に中間
マスク工程を必要とすることなく、デバイス闇値、即ち
ピンチオフ電圧を特定値に設定できるようにゲート凹部
を有するゲートを製造することができる。

再び、第７図を参照するに、ゲート金属被着後、ゲート
金属フォトレジスト７ｉｔ（５０）を除去する。

次に、第３の窒化シリコン層（６０）を約１０００人の
厚さまで被着する。そこで、まず第６フオトリングラフ
イ・マスク工程を行った後、このフォトレジスト開口を
通して窒化シリコンをプラズマエツチングし、フォトレ
ジスト及びと窒化シリコンの開口を通して相互接続金属
（Ｔｉ−Ｐｄ−＾Ｕ）の第１層を被着することにより夫
々シリコンオーミックコンタクト（４４）　、　　（４
６）との金属接続部（６２）。

（６４）を形成する０次にフォトレジストを除去した後
、第４の窒化シリコン層（図示せず）を、第７図のデバ
イス上に約１０００人の厚さまで被着する。

第７図には示さないが、本発明にとって本質的でない従
来の工程を更に続行し、回路の他の部分（図示せず）か
らソースコンタクト（６２）にエアブリッジ、接続を行
なって回路が完成する。この工程では、エアブリッジ・
フォトリソグラフィ・マスク工程の後、フォトレジスト
の開口を通して窒化シリコンをプラズマエツチングし、
ソースコンタクト（６２）を露出させ、エアブリッジ金
属（Ｔｉ−＾ｕ−Ｔｉ）を被着する。エアブリッジ回路
パターンを定めるには第２のエアブリッジ・フォトリソ
グラフィ・マスク工程を行なう。エアブリフジ金属は金
メッキされ、その後、この金メッキのパターンに従って
エアブリッジをエツチングする。

本発明による自己整合凹ゲートエンハンスメントモード
ＧａＡｓ　　Ｆ　Ｅ　Ｔは上述の如く製造し、従来の非
整合凹ゲートエンハンスメントモードＧａＡｓ　　Ｆ　
Ｅ　Ｔと比較試験した。試験した両型のデバイスの幅は
３００μ−、ゲート幅はｔ、ｏμ−である、測定は、Ｖ
　ｄｓバイアスを＋０．４Ｖ　、　Ｖ　ｇｓ＝　０．４
Ｖとして行った。比較のためには通富、等しいピンチオ
フ電圧（Ｖｐ）を有するデバイスについて試験すべきで
ある。その代わりに、この試験では、各型について夫々
２つのデバイスを測定し、Ｖｐの変化による各種臨界パ
ラメータの変化は、自己整合型と非自己整合型の違いに
よるパラメータ変化よりも小さいことを確認した。

ＤＣ，ＲＦパラメータの比較自己整合型　標　準　型パラメータ（単位）　　＃１　　＃２　　＃Ｌ　　＃２
Ｖｐ　　（ボルト”）　　　　、０９５　．１３　．０
９　．１１１ｄｓ　　　　　（ａｅＡ）　　　　　　　
６．５　　　５．４　　　３．０　　　３．３ｇｒｓ　
　　（＋ｗＳ）　　　３７，８　３５．０　１６．９５
２１．５３Ｆｔ　　　（ＧＨｚ）　　　８．９５　　Ｂ
、６９　４．３９　５．３Ｖｄ　　（オーム”）　　１
５６　１９１　１３７　１４０ｇ１ａｒｄ　　（利得）
　　　５．９　６．７　２．３　３．Ｏｃｇｄ　　　（
ｐＦ）　　　２２４　２１２　２１３　２１５Ｒｓ　　
（オーム）　　　４．０　４．５　１０，８　１０．０
この比較データから、自己整合製法によってＩｄｓ　＊
ｇｍ、Ｆｔ　、Ｒｓが改善されることが判る。逆に、Ｎ
十ドレイン打込領域とゲートのドレイン側とのわずかな
間隔により若干のＣｄｇが劣化していることも判る。２
つの型のデバイスについて電流−電圧特性曲線を比較す
ると、本発明のデバイスの方がニー　（Ｋｎｅｅ）電圧
が低いことも判った。

以上、本発明の好適実施例について説明したが、本発明
の要旨を逸脱することなく種々の変更を行ない得ること
は当業者には明らかであろう。

〔発明の効果〕

本発明によれば、耐エツチング性絶縁層片（４０ａ　）
　。

（４０ｂ　）を形成し、この絶縁層片に挟まれた部分を
エツチングすることによりゲート四部を形成するように
したので、フォトソングラフィ技術の限界より小さいゲ
ート長のＦＥＴゲートが得られる。

したがって、高速のＦＥＴを実現できる。また、ゲート
金属の上部の長さを大きくすることにより、ゲート金属
抵抗Ｒ３を増加させることがない。

【図面の簡単な説明】

第１図乃至第７図は本発明のＦＥＴゲートの製法を説明
する工程図、第８図は第７図の一部の拡大図である。

Claims

【特許請求の範囲】１、第１の深さの能動領域を有する半絶縁性基板上に、
互いに離間した一対の開口を有するマスク層を設け、該マスク層を通してイオンを打込むことにより一対の自
己整合打込領域を形成した後、耐エッチング性絶縁層を
上記一対の自己整合打込領域上に形成し、上記マスク層を除去した後、上記耐エッチング性絶縁層
の内縁に挟まれた部分をエッチングして上記半絶縁性基
板に上記第１の深さより浅い凹部を形成し、該凹部にゲ
ートコンタクトを形成することを特徴とする自己整合型
ＦＥＴゲートの製法。２、上記耐エッチング性絶縁層は酸化ジルコニウムであ
ることを特徴とする特許請求の範囲の第１項記載の自己
整合型ＦＥＴゲートの製法。