JPS60167473A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS60167473A JPS60167473A JP59021639A JP2163984A JPS60167473A JP S60167473 A JPS60167473 A JP S60167473A JP 59021639 A JP59021639 A JP 59021639A JP 2163984 A JP2163984 A JP 2163984A JP S60167473 A JPS60167473 A JP S60167473A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- diffusion layer
- source
- etching
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は、半導体装置の製造方法に関し、詳しくは、Ｍ
Ｅ Ｓ （Ｍｅｔａｌ ５ｃｈｏｔｔｋｙ） Ｆ Ｅ
Ｔの耐圧向上に利用して有効な技術に関するものであ
る。
Ｅ Ｓ （Ｍｅｔａｌ ５ｃｈｏｔｔｋｙ） Ｆ Ｅ
Ｔの耐圧向上に利用して有効な技術に関するものであ
る。
［背景技術］
Ｇ ａ Ａ ｓ （ガリウムヒ素）の電子移動度がＳｔ
（シリコン）に比べて数倍大きく、さらに半絶縁性Ｇａ
Ａｓを基板として利用できるという特質によってＧ ａ
Ａ ｓデバイスが種々開発されている。たとえば、ゲ
ート先行方式によるセルファラインＭＥＳＦＥＴ Ｇａ
Ａｓ集積回路（以下ＧａＡｓＩＣと称する）もそのひと
つである（ ｒＱａＡｓデバイス・プロセス技術」、電
子材料、１９８３年１月号、ｐ４３〜５０）。
（シリコン）に比べて数倍大きく、さらに半絶縁性Ｇａ
Ａｓを基板として利用できるという特質によってＧ ａ
Ａ ｓデバイスが種々開発されている。たとえば、ゲ
ート先行方式によるセルファラインＭＥＳＦＥＴ Ｇａ
Ａｓ集積回路（以下ＧａＡｓＩＣと称する）もそのひと
つである（ ｒＱａＡｓデバイス・プロセス技術」、電
子材料、１９８３年１月号、ｐ４３〜５０）。
ＧａＡｓＩＣの製造プロセスを第１図から第４図を参照
して説明する。半絶縁性のＧ ａ Ａ ｓ基板１の一主
面にフォトリソグラフィによる窓開けを行った後にＳｔ
＋のイオン注入によって半導体活性層であるＮ型拡散層
領域２を形成する（第１−図）。ここで符号３はフォト
レジストを示す。Ｎ型拡散層領域２上にＴｉＷ系合金の
ゲート電極材料を堆積してゲート電極４を形成した後、
このゲート電極４をマスクとしてＳｉ＋のイオン注入を
再度行うことによってソース・ドレインのＮ＋拡散層５
を形成する（第２図）。つぎにフォトレジスト３を除去
した後、全面に５ｉ０２膜あるいはＰＳＧ （リンシリ
ケートグラス）膜等の絶縁膜６を形成したうえでいわゆ
るキャップアニールの熱処理を施す（第３図）。その後
絶縁膜６を除去してソース・ドレインのオーミックコン
タクト用電極７を各々のソース・トレインＮ＋拡散層５
上に形成してＧａＡｓＩＣの素子を形成している（第４
図）、。
して説明する。半絶縁性のＧ ａ Ａ ｓ基板１の一主
面にフォトリソグラフィによる窓開けを行った後にＳｔ
＋のイオン注入によって半導体活性層であるＮ型拡散層
領域２を形成する（第１−図）。ここで符号３はフォト
レジストを示す。Ｎ型拡散層領域２上にＴｉＷ系合金の
ゲート電極材料を堆積してゲート電極４を形成した後、
このゲート電極４をマスクとしてＳｉ＋のイオン注入を
再度行うことによってソース・ドレインのＮ＋拡散層５
を形成する（第２図）。つぎにフォトレジスト３を除去
した後、全面に５ｉ０２膜あるいはＰＳＧ （リンシリ
ケートグラス）膜等の絶縁膜６を形成したうえでいわゆ
るキャップアニールの熱処理を施す（第３図）。その後
絶縁膜６を除去してソース・ドレインのオーミックコン
タクト用電極７を各々のソース・トレインＮ＋拡散層５
上に形成してＧａＡｓＩＣの素子を形成している（第４
図）、。
このような製造プロセスによるＧａＡｓＩＣは、しかし
ながらつぎのような問題を有していた。
ながらつぎのような問題を有していた。
すなわち、ゲート電極４のＴｉＷ系合金とソース・ドレ
インのＮ＋拡散層５との接触によるショットキゲートの
耐圧が劣化することである。これは、アニール等によっ
て生じるＮ＋拡散層５の横方向拡散によるものと考えら
れ、セルファラインプロセス１避けがたいものである。
インのＮ＋拡散層５との接触によるショットキゲートの
耐圧が劣化することである。これは、アニール等によっ
て生じるＮ＋拡散層５の横方向拡散によるものと考えら
れ、セルファラインプロセス１避けがたいものである。
［発明の目的］
本発明の目的は、ショットキゲートの耐圧を向上させた
半導体装置の製造方法を提供するものである。
半導体装置の製造方法を提供するものである。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
［発明の概要］
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、ソース・トレインのＮ＋拡散層を形成した後
に、ゲート電極をウェットエツチングあるいはプラズマ
エツチングすることにより、セルファラインによってイ
オン打込みされたＮ＋拡散層とゲート電極との間の距離
が隔たるので、Ｎ＋拡散層とゲート電極との接触が緩和
されてショットキゲートの耐圧向上を達成するものであ
る。
に、ゲート電極をウェットエツチングあるいはプラズマ
エツチングすることにより、セルファラインによってイ
オン打込みされたＮ＋拡散層とゲート電極との間の距離
が隔たるので、Ｎ＋拡散層とゲート電極との接触が緩和
されてショットキゲートの耐圧向上を達成するものであ
る。
［実施例］
以下本発明の半導体装置の製造方法の一実施例を第５図
から第８図を参照して説明する。
から第８図を参照して説明する。
第５図に示すＧａＡｓＩＣの断面図は、従来技術に示し
た第２図の断面図と同一であり、同一参照符号が付され
ている。第５図の素子構造を得るまでの製造プロセスは
第１図および第２図について説明したのと同様である。
た第２図の断面図と同一であり、同一参照符号が付され
ている。第５図の素子構造を得るまでの製造プロセスは
第１図および第２図について説明したのと同様である。
すなわち、半絶縁性のＧ ａ Ａ ｓ基板１の一主面に
、エンハンスメント形のＮ型拡散層領域２を形成するた
めに所要のパターニングによるフォトレジスト膜３を介
してＳｔ”のイオン注入を行う。しかる後に、ＴｉＷ系
合金のゲート電極材料によるゲート電極４を形成し、＝
３− このゲート電極４をマスクとして再度Ｓｔ＋のイオン注
入を施してソース・ドレインのＮ４−拡散層５を形成し
ている。
、エンハンスメント形のＮ型拡散層領域２を形成するた
めに所要のパターニングによるフォトレジスト膜３を介
してＳｔ”のイオン注入を行う。しかる後に、ＴｉＷ系
合金のゲート電極材料によるゲート電極４を形成し、＝
３− このゲート電極４をマスクとして再度Ｓｔ＋のイオン注
入を施してソース・ドレインのＮ４−拡散層５を形成し
ている。
次に第６図において、フォトレジスト膜３を除去した後
に全面に、たとえば、過酸化水素を用いて、ウェットエ
ツチングを施してグー１〜電極４の表面をエツチングす
る。この場合、エツチングの程度としては、さほどの量
を行なわなくともよい。
に全面に、たとえば、過酸化水素を用いて、ウェットエ
ツチングを施してグー１〜電極４の表面をエツチングす
る。この場合、エツチングの程度としては、さほどの量
を行なわなくともよい。
その理由は、ＴｉＷ系合金のゲート電極４とＧａＡｓ基
板１上のＮ型拡散層領域２との界面において増速エツチ
ングが進行するので、図示するように、グー１〜電極４
の下面にサイドエツチングが生じるからである。このた
め、Ｎ＋拡散層５とゲート電極４との間の距離が、軽い
エツチングにもかかわらす、充分なショットキ障壁レベ
ルを確保する大きさとなり、ショットキゲートの耐圧を
向上させ、製品の歩留まりや信頼性を改善させることと
なる。また、エツチングとしては、ウェットエツチング
あるいはプラズマエツチングを用いることが可能である
。このように、本発明においては、４− ゲート電極４に対して全面エツチングを施しているので
、たとえば、サイドエツチングのみ等エツチングの方向
性を考慮する必要もなく、製造プロセスの簡素化を図る
ことができる。
板１上のＮ型拡散層領域２との界面において増速エツチ
ングが進行するので、図示するように、グー１〜電極４
の下面にサイドエツチングが生じるからである。このた
め、Ｎ＋拡散層５とゲート電極４との間の距離が、軽い
エツチングにもかかわらす、充分なショットキ障壁レベ
ルを確保する大きさとなり、ショットキゲートの耐圧を
向上させ、製品の歩留まりや信頼性を改善させることと
なる。また、エツチングとしては、ウェットエツチング
あるいはプラズマエツチングを用いることが可能である
。このように、本発明においては、４− ゲート電極４に対して全面エツチングを施しているので
、たとえば、サイドエツチングのみ等エツチングの方向
性を考慮する必要もなく、製造プロセスの簡素化を図る
ことができる。
ゲート電極４のＴｉ Ｗ系合金と、ＧａＡｓ基板１上の
Ｎ＋拡散層５との間の接触を防ぐ構造を第６図における
製造プロセスに従って説明した。ここで注意すべきこと
は、セルファラインによって形成され九Ｎ１拡散層５は
、多少ともゲート電極４の下面にも横方向に拡散されて
いることである。
Ｎ＋拡散層５との間の接触を防ぐ構造を第６図における
製造プロセスに従って説明した。ここで注意すべきこと
は、セルファラインによって形成され九Ｎ１拡散層５は
、多少ともゲート電極４の下面にも横方向に拡散されて
いることである。
従って、濃度プロファイルが徐々に横方向に減少してい
るＮ＋拡散層５においては、上述したゲート電極４のエ
ツチング量が極く少ない量であってもショットキゲート
の耐圧向上に対しては大きな効果を呈するものである。
るＮ＋拡散層５においては、上述したゲート電極４のエ
ツチング量が極く少ない量であってもショットキゲート
の耐圧向上に対しては大きな効果を呈するものである。
ゲート電極４とＮ＋拡散層５との幾何学的位置関係を第
６図のように決定した後、第７図に示すように全面に５
ｉ０２膜６を堆積する。この５ｔＯ２膜６の代わりにＰ
ＳＧ膜を用いることも可能である。しかる後に高温熱処
理工程である、いわゆるキャップアニールを行う。この
場合、ＴｉＷ系合金のゲート電極４は、電気的特性が非
常に安定であり熱処理後においてもショットキ障壁レベ
ルに対する影響はみられない。
６図のように決定した後、第７図に示すように全面に５
ｉ０２膜６を堆積する。この５ｔＯ２膜６の代わりにＰ
ＳＧ膜を用いることも可能である。しかる後に高温熱処
理工程である、いわゆるキャップアニールを行う。この
場合、ＴｉＷ系合金のゲート電極４は、電気的特性が非
常に安定であり熱処理後においてもショットキ障壁レベ
ルに対する影響はみられない。
次に、第７図に示すように５ｉ０２膜６を除去した後に
、Ｎ＋拡散層５上に各々ソース・ドレイン電極７を形成
するための製造プロセスを施す。
、Ｎ＋拡散層５上に各々ソース・ドレイン電極７を形成
するための製造プロセスを施す。
ゲート電極４およびソース・ドレイン電極７の形成は、
周知の技術であるリフ１〜オフあるいはホトリソグラフ
ィによって容易に行うことができる。
周知の技術であるリフ１〜オフあるいはホトリソグラフ
ィによって容易に行うことができる。
また、ソース・ドレイン電極７の材料としてはＡ ｕ
Ｑ ｅ等を用いることができる。
Ｑ ｅ等を用いることができる。
［効果］
以上説明したように、ＧａＡｓＩＣのソース・ドレイン
Ｎ＋拡散層を形成した後に、ゲート電極にエツチングを
施すとともにＮ型拡散層領域との界面における増速エツ
チングを用いているので、ゲート電極とＮ１拡散層との
間の距離の隔たりが大きくなり、このためショットキゲ
ートの耐圧が向」二し素子の歩留まりや信頼性の向上に
寄与するという効果が得られる。
Ｎ＋拡散層を形成した後に、ゲート電極にエツチングを
施すとともにＮ型拡散層領域との界面における増速エツ
チングを用いているので、ゲート電極とＮ１拡散層との
間の距離の隔たりが大きくなり、このためショットキゲ
ートの耐圧が向」二し素子の歩留まりや信頼性の向上に
寄与するという効果が得られる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更０
■能であることはいうまでもない。たとえば、ゲート電
極の材料としてＴｉＷ系合金のほか白金、チタン、タン
グステン等の耐熱性金属またはこれらの金属のシリサイ
ドを用いることができる。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更０
■能であることはいうまでもない。たとえば、ゲート電
極の材料としてＴｉＷ系合金のほか白金、チタン、タン
グステン等の耐熱性金属またはこれらの金属のシリサイ
ドを用いることができる。
［利用分野］
本発明はショットキゲートの耐圧向上に利用でき、特に
ゲート先行方式セルファラインＭＥＳＦＥ Ｔ ＧａＡ
ｓ Ｉ Ｃに用いて好適である。
ゲート先行方式セルファラインＭＥＳＦＥ Ｔ ＧａＡ
ｓ Ｉ Ｃに用いて好適である。
第１図から第４図は、従来のゲート先行方式セルファラ
インＭＥＳＦＥＴＧａＡｓＩＣの製造プロセスを示すた
めの素子断面図、 第５図から第８図は、本発明の半導体装置の製造方法を
ＭＥＳ ＦＥＴＧａＡｓＩ Ｃに適用した一実施例を説
明するための素子断面図である。 ７− １・・・ＧａＡｓ基板（半絶縁性基板）、２・・・Ｎ型
拡散層領域（半導体活性層）、３・・・フォトレジスト
、４・・・ゲート電極、５・・・Ｎ＋拡散層（ソース・
ドレイン）、６・・・絶縁膜、７・・・ソース・トレイ
ン電極。 ８− 第 ３ 図 σ Ｚ４ σ ／Ｊ１ １ Ｎ＋ ： ＠ ｊ Ｌ −Ｊ Ｌ−一 第 ６ 図 第 ７ 図 第 ８ 図
インＭＥＳＦＥＴＧａＡｓＩＣの製造プロセスを示すた
めの素子断面図、 第５図から第８図は、本発明の半導体装置の製造方法を
ＭＥＳ ＦＥＴＧａＡｓＩ Ｃに適用した一実施例を説
明するための素子断面図である。 ７− １・・・ＧａＡｓ基板（半絶縁性基板）、２・・・Ｎ型
拡散層領域（半導体活性層）、３・・・フォトレジスト
、４・・・ゲート電極、５・・・Ｎ＋拡散層（ソース・
ドレイン）、６・・・絶縁膜、７・・・ソース・トレイ
ン電極。 ８− 第 ３ 図 σ Ｚ４ σ ／Ｊ１ １ Ｎ＋ ： ＠ ｊ Ｌ −Ｊ Ｌ−一 第 ６ 図 第 ７ 図 第 ８ 図
Claims (1)
- ■、半絶縁性基板の一主面に形成された半導体活性層上
にゲート電極を形成し、このゲート電極をマスクとして
ソース・ドレインを自己整合的に形成した後、前記ゲー
ト電極をエツチングし、つぎにソース・トレインのオー
ミック電極を形成することを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59021639A JPS60167473A (ja) | 1984-02-10 | 1984-02-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59021639A JPS60167473A (ja) | 1984-02-10 | 1984-02-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60167473A true JPS60167473A (ja) | 1985-08-30 |
Family
ID=12060636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59021639A Pending JPS60167473A (ja) | 1984-02-10 | 1984-02-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60167473A (ja) |
-
1984
- 1984-02-10 JP JP59021639A patent/JPS60167473A/ja active Pending
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