JPS62260366A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS62260366A JPS62260366A JP61104132A JP10413286A JPS62260366A JP S62260366 A JPS62260366 A JP S62260366A JP 61104132 A JP61104132 A JP 61104132A JP 10413286 A JP10413286 A JP 10413286A JP S62260366 A JPS62260366 A JP S62260366A
- Authority
- JP
- Japan
- Prior art keywords
- region
- electrode
- emitter
- base
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ダーリントン・トランジスタの破壊耐量向上
を目的として、ダーリントン・トランジスタのエミッタ
・ベース間にツェナーダイオードを挿入した半導体装置
に関するものである。
を目的として、ダーリントン・トランジスタのエミッタ
・ベース間にツェナーダイオードを挿入した半導体装置
に関するものである。
従来の技術
従来、オーディオ用ダーリントン・トランジスタの破壊
耐量を向上させるため、コレクタ、ベース、エミッタに
内部抵抗を挿入し、大電流が流れた時に内部抵抗で電圧
降下を発生させ、トランジスタへ流れる電流を低下させ
る等価回路構成が取られていた。
耐量を向上させるため、コレクタ、ベース、エミッタに
内部抵抗を挿入し、大電流が流れた時に内部抵抗で電圧
降下を発生させ、トランジスタへ流れる電流を低下させ
る等価回路構成が取られていた。
発明が解決しようとする問題点
しかし、上述の構成では、トランジスタの主特性である
電流増幅率やコレクタ飽和電圧等が悪くなる欠点があり
、また、破壊耐量の向上も充分でなかった。
電流増幅率やコレクタ飽和電圧等が悪くなる欠点があり
、また、破壊耐量の向上も充分でなかった。
これは、オーディオ回路特有の負荷ショート時において
ベース電圧が上昇するため、エミッタ電流が急激に増加
し、挿入された内部抵抗によっても、充分に電流を制限
することができないという問題点のためであった。
ベース電圧が上昇するため、エミッタ電流が急激に増加
し、挿入された内部抵抗によっても、充分に電流を制限
することができないという問題点のためであった。
本発明は、上述の従来例にみられた問題点の解消をはか
る半導体装置を実現するものである。
る半導体装置を実現するものである。
問題点を解決するための手段
本発明は、ダーリントン・トランジスタのエミッタ・ベ
ース電極間に低電圧動作のツェナーダイオ−ドを同一基
板上に形成した構造の半導体装置である。
ース電極間に低電圧動作のツェナーダイオ−ドを同一基
板上に形成した構造の半導体装置である。
作用
本発明によると、ダーリントン・トランジスタのエミッ
タ・ベース電極間に低電圧動作のツェナー、ダイオード
を挿入することにより、オーディオ回路の負荷ショート
時にベース電圧が上昇すると、ツェナーダイオードがブ
レーク・ダウンを起こし、ツェナー耐圧以上の電圧がト
ランジスタに印加されることがなくなる。このため、ト
ランジスタのエミッタ電流増加が押えられ、安全動作領
域を越えた電流が流れることがな（、トランジスタの破
壊を防止することができる。また、ツェナーダイオード
は、前段回路のドライブ電流で規制されるため、その電
流容量値は、たかだか数１０ｍＡあれば充分であり、ツ
ェナー耐圧はダーリントン・トランジスタのベース・エ
ミッタ間電圧１．２〜１．５ｖより高い２〜５Ｖが適当
である。
タ・ベース電極間に低電圧動作のツェナー、ダイオード
を挿入することにより、オーディオ回路の負荷ショート
時にベース電圧が上昇すると、ツェナーダイオードがブ
レーク・ダウンを起こし、ツェナー耐圧以上の電圧がト
ランジスタに印加されることがなくなる。このため、ト
ランジスタのエミッタ電流増加が押えられ、安全動作領
域を越えた電流が流れることがな（、トランジスタの破
壊を防止することができる。また、ツェナーダイオード
は、前段回路のドライブ電流で規制されるため、その電
流容量値は、たかだか数１０ｍＡあれば充分であり、ツ
ェナー耐圧はダーリントン・トランジスタのベース・エ
ミッタ間電圧１．２〜１．５ｖより高い２〜５Ｖが適当
である。
実施例
つぎに本発明を実施例により詳しくのべる。
第１図は本発明実施例半導体装置の断面図であり、また
、第２図は等価回路図である。Ｎ型シリコン基板１上に
二つのＰ型ベース領域２およびエミッタ領域３を形成す
るにあたり、まず、Ｐ型ベース領域２と共に、独立の分
離Ｐ要領域４を同時に形成する。次に領域４の内部に高
濃度Ｐ要領域５を形成する。さらに、エミッタ領域３を
形成するに際し、領域５の内部に同時にＮ型領域６を形
成する。その後、エミッタ電極７ベース電極８゜アノー
ド電極９．カソード電極１０．およびコレクタ電極１１
を各々形成し、アノード電極９はエミッタ電極７と、カ
ソード電極１０はベース電極８と、それぞれ、結線する
。なお、符号１２は内部電極、同１３は絶縁物である。
、第２図は等価回路図である。Ｎ型シリコン基板１上に
二つのＰ型ベース領域２およびエミッタ領域３を形成す
るにあたり、まず、Ｐ型ベース領域２と共に、独立の分
離Ｐ要領域４を同時に形成する。次に領域４の内部に高
濃度Ｐ要領域５を形成する。さらに、エミッタ領域３を
形成するに際し、領域５の内部に同時にＮ型領域６を形
成する。その後、エミッタ電極７ベース電極８゜アノー
ド電極９．カソード電極１０．およびコレクタ電極１１
を各々形成し、アノード電極９はエミッタ電極７と、カ
ソード電極１０はベース電極８と、それぞれ、結線する
。なお、符号１２は内部電極、同１３は絶縁物である。
これにより、ダーリントン・トランジスタのエミッタ・
ベース電極間にツェナーダイオードが挿入された半導体
装置が形成される。ツェナー耐圧２〜５Ｖを得るために
、領域４の内部に高濃度のＰ型領域５およびＮ型領域６
を形成する。この構造により耐圧２〜５ｖのツェナーダ
イオードの形成が可能となり、また、縦方向の寄生ＮＰ
Ｎ トランジスタは、電流増幅率が低く、かつダーリン
トン・トランジスタの正常動作には、ツェナーダイオー
ドのアノード・カソード間は常に逆バイアスとなるため
、異常動作は起こらない。
ベース電極間にツェナーダイオードが挿入された半導体
装置が形成される。ツェナー耐圧２〜５Ｖを得るために
、領域４の内部に高濃度のＰ型領域５およびＮ型領域６
を形成する。この構造により耐圧２〜５ｖのツェナーダ
イオードの形成が可能となり、また、縦方向の寄生ＮＰ
Ｎ トランジスタは、電流増幅率が低く、かつダーリン
トン・トランジスタの正常動作には、ツェナーダイオー
ドのアノード・カソード間は常に逆バイアスとなるため
、異常動作は起こらない。
本発明は、上記実施例半導体装置に限られるものではな
（、種々の変形あるいは応用が可能である。たとえば実
施例ではＮＰＮダーリントン・トランジスタについて説
明したが、ＰＮＰダーリントン・トランジスタにも適用
可能である。
（、種々の変形あるいは応用が可能である。たとえば実
施例ではＮＰＮダーリントン・トランジスタについて説
明したが、ＰＮＰダーリントン・トランジスタにも適用
可能である。
発明の効果
本発明によれば、オーディオ用ダーリントン・トランジ
スタのエミッタ・ベース電極間に耐圧値２〜５ｖ程度の
ツェナーダイオードを挿入することにより、同ツェナー
ダイオードのブレーク−ダウンによってトランジスタの
破壊を防ぐことができる。しかも同一基板上に形成され
るため、トランジスタの破壊耐量向上とともに信頼性の
向上も可能となる。
スタのエミッタ・ベース電極間に耐圧値２〜５ｖ程度の
ツェナーダイオードを挿入することにより、同ツェナー
ダイオードのブレーク−ダウンによってトランジスタの
破壊を防ぐことができる。しかも同一基板上に形成され
るため、トランジスタの破壊耐量向上とともに信頼性の
向上も可能となる。
第１図は本発明実施例半導体装置の断面図、第２図は本
発明実施例半導体装置の等価回路図である。 １・・・・・・Ｎ型コレクタ領域、２・・・・・・Ｐ型
ベース領域、３・・・・・・Ｎ型エミッタ領域、４・・
・・・・分！Ｐ型領域、５・・・・・・高濃度Ｐ要領域
、６・・・・・・高濃度Ｎ型領域、７・・・・・・エミ
ッタ電極、８・・・・・・ベース電極、９・・・・・・
アノード電極、１０・・・・・・カソード電極、１１・
・・・・・コレクタ電極、１２・・・・・・内部電極、
１３・・・・・・絶縁物。
発明実施例半導体装置の等価回路図である。 １・・・・・・Ｎ型コレクタ領域、２・・・・・・Ｐ型
ベース領域、３・・・・・・Ｎ型エミッタ領域、４・・
・・・・分！Ｐ型領域、５・・・・・・高濃度Ｐ要領域
、６・・・・・・高濃度Ｎ型領域、７・・・・・・エミ
ッタ電極、８・・・・・・ベース電極、９・・・・・・
アノード電極、１０・・・・・・カソード電極、１１・
・・・・・コレクタ電極、１２・・・・・・内部電極、
１３・・・・・・絶縁物。
Claims (1)
- ダーリントン・トランジスタの二つのベース領域と同時
形成された分離領域を有し、同分離領域中に、高濃度領
域を形成し、この高濃度領域中に逆導電型領域を形成し
てツェナーダイオード構成とし、このツェナーダイオー
ドを前記ダーリントン・トランジスタのエミッタ電極と
、ベース電極との間に各々結線したことを特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61104132A JPS62260366A (ja) | 1986-05-07 | 1986-05-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61104132A JPS62260366A (ja) | 1986-05-07 | 1986-05-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62260366A true JPS62260366A (ja) | 1987-11-12 |
Family
ID=14372581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61104132A Pending JPS62260366A (ja) | 1986-05-07 | 1986-05-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62260366A (ja) |
-
1986
- 1986-05-07 JP JP61104132A patent/JPS62260366A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100208632B1 (ko) | 반도체 집적 회로 및 그 제조 방법 | |
| US5376821A (en) | Integrated emitter switching configuration using bipolar transistors | |
| JPS6271257A (ja) | 誘電負荷スイツチトランジスタの保護回路 | |
| JPS5967670A (ja) | 半導体装置 | |
| JP3114317B2 (ja) | 半導体装置 | |
| JPS62260366A (ja) | 半導体装置 | |
| JP2597753B2 (ja) | Ｎｐｎトランジスターのラッチ電圧を利用した静電耐力向上ラテラルｐｎｐトランジスター | |
| JP2006269902A (ja) | 半導体集積回路 | |
| JPS6211787B2 (ja) | ||
| JP3331523B2 (ja) | カレントミラー回路 | |
| JPS6060753A (ja) | 半導体装置 | |
| JPS6359262B2 (ja) | ||
| JPH1065112A (ja) | 誘導ドライバ回路とその方法 | |
| JP2833913B2 (ja) | バイポーラ集積回路装置 | |
| JP2953623B2 (ja) | プレーナ型サイリスタ | |
| JPS628565A (ja) | 半導体装置 | |
| JPS59103425A (ja) | スイツチングデバイス | |
| KR830002319B1 (ko) | 중간층 및 격리 구조를 이용하여 랫치업 현상을 방지한 시모스 집적회로 | |
| JPH03108726A (ja) | 過電流制限型半導体装置 | |
| JPH06120412A (ja) | 半導体保護装置 | |
| JPS61111558A (ja) | 半導体装置 | |
| JPH0577190B2 (ja) | ||
| JPS61174672A (ja) | 縦型ｍｏｓトランジスタ | |
| JPH04216677A (ja) | 定電圧ダイオード及びその製造方法 | |
| JPS6116569A (ja) | 半導体集積回路装置 |