JPS62264643A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS62264643A JPS62264643A JP10881886A JP10881886A JPS62264643A JP S62264643 A JPS62264643 A JP S62264643A JP 10881886 A JP10881886 A JP 10881886A JP 10881886 A JP10881886 A JP 10881886A JP S62264643 A JPS62264643 A JP S62264643A
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- wiring layer
- forming
- patterning
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法、特に多結晶シリコン膜
と金属シリサイド膜のコンタクト特性を改善した半導体
装置の製造方法に関する。
と金属シリサイド膜のコンタクト特性を改善した半導体
装置の製造方法に関する。
従来の半導体記憶装置の製造方法には、第２図ｔａ）〜
ｔｄｌに示す方法がある。まず、第２図（ａ）に示すよ
うに、Ｐ型の導電型を有するシリコン基板１の主表面に
、熱酸化法により鍍化シリコン膜からなる第１の絶縁膜
２を形成し、続いて、リン等の不純物をドープした多結
晶シリコン膜（ポリシリコン膜）３を被着する。次いで
、同図（ｂ）のように、層間絶線のＰ８Ｇ膜４を形成し
たのち、フォトレジストで所定のパターンを形成する。
ｔｄｌに示す方法がある。まず、第２図（ａ）に示すよ
うに、Ｐ型の導電型を有するシリコン基板１の主表面に
、熱酸化法により鍍化シリコン膜からなる第１の絶縁膜
２を形成し、続いて、リン等の不純物をドープした多結
晶シリコン膜（ポリシリコン膜）３を被着する。次いで
、同図（ｂ）のように、層間絶線のＰ８Ｇ膜４を形成し
たのち、フォトレジストで所定のパターンを形成する。
その後、異方性エツチングでスルーホール用孔４ａを形
成したのち、フォトレジストを除去する。つぎに同図ｔ
ｃ＋のように、高融点金属シリサイド膜、例えばタング
ステンシリサイド（Ｗｈｉｚ）膜５をＰＳＧ膜４の上お
よびスルーホール用孔４ａ内に形成したのち、フォトエ
ツチングでタングステンシリサイド膜５を所定のパター
ンに形成する。次に、ＰＥＧ膜６を被着し、さらに、段
差を緩和するために熱処理して流動性を与え、同図（ｄ
ｌのように段差を埋める。
成したのち、フォトレジストを除去する。つぎに同図ｔ
ｃ＋のように、高融点金属シリサイド膜、例えばタング
ステンシリサイド（Ｗｈｉｚ）膜５をＰＳＧ膜４の上お
よびスルーホール用孔４ａ内に形成したのち、フォトエ
ツチングでタングステンシリサイド膜５を所定のパター
ンに形成する。次に、ＰＥＧ膜６を被着し、さらに、段
差を緩和するために熱処理して流動性を与え、同図（ｄ
ｌのように段差を埋める。
上述した従来の半導体装置の製造方法では、タングステ
ンシリサイド膜５の中での不純物拡散係数が非常に太き
いため、ポリシリコン膜３中の不純物のリンが、タング
ステンシリサイド膜５と直接コンタクトしているコンタ
クト部からタングステンシリサイド膜５表面に拡散され
、コンタクト部の接触抵抗が高くなる。その結果、トラ
ンジスタ特性が不安定になるという問題がある。また、
タングステンシリサイド膜５を配線に用いた場合は、段
差がさらに政しくな）、層間絶縁膜としてのＰ８０ｍ６
の耐圧性が低下するという問題も生じている。
ンシリサイド膜５の中での不純物拡散係数が非常に太き
いため、ポリシリコン膜３中の不純物のリンが、タング
ステンシリサイド膜５と直接コンタクトしているコンタ
クト部からタングステンシリサイド膜５表面に拡散され
、コンタクト部の接触抵抗が高くなる。その結果、トラ
ンジスタ特性が不安定になるという問題がある。また、
タングステンシリサイド膜５を配線に用いた場合は、段
差がさらに政しくな）、層間絶縁膜としてのＰ８０ｍ６
の耐圧性が低下するという問題も生じている。
本発明の半導体装置の製造方法は、半導体基板上に第１
の絶縁膜を形成し、その上に多結晶シリコン膜などの配
線層を形成する工程と、前記配線層上に第２の絶縁膜を
形成する工程と、この第２の絶縁膜を所定の形状にパタ
ーニングし、前記配線層の一部を露出させる工程と、前
記配線層の露出部および第２の絶縁膜上に金属シリサイ
ド膜を形成した後全面にイオン注入する工程と、前記金
属シリサイド膜を所定の形状にパターニングする工程と
、このパターニングされた金属シリサイド膜と第２の絶
縁膜上に第３の絶縁膜を形成する工程とを含んで講成さ
れる。
の絶縁膜を形成し、その上に多結晶シリコン膜などの配
線層を形成する工程と、前記配線層上に第２の絶縁膜を
形成する工程と、この第２の絶縁膜を所定の形状にパタ
ーニングし、前記配線層の一部を露出させる工程と、前
記配線層の露出部および第２の絶縁膜上に金属シリサイ
ド膜を形成した後全面にイオン注入する工程と、前記金
属シリサイド膜を所定の形状にパターニングする工程と
、このパターニングされた金属シリサイド膜と第２の絶
縁膜上に第３の絶縁膜を形成する工程とを含んで講成さ
れる。
つぎに本発明の実施例について図面を参照して説明する
。
。
第１図１８）〜ｔｄ）は本発明の一実施例を説明するた
めの工程断面図である。先ず、同図（ａ）のように、Ｐ
型単結晶シリコン基板１の主面に２２化法により二酸化
シリコン膜からなる第１の絶縁膜２を形成する。その上
に、ＣＶＤ法により多結晶シリコン膜（ポリシリコン膜
）の配線層３を形成し、これにリンを導入して低抵抗化
する。つぎにポリシリコン膜３の上に、ＣＶＤ法によシ
第２の絶縁膜としてのＰＥＧ膜４を形成後、所要パター
ンに形成したフォトレジストをマスクとしてＰＥＧ膜４
を異方性ドライエツチングしスルーホール用の孔４ａを
あける。次いで同図ｔｂ）のように、ＣＶＤ法又はスパ
ッタ法によシ高融点金属シリサイド膜（本例はタングス
テンシリサイド膜：ＷＳｉ２）５をＰＳＧＫ４の上およ
びスルーホール用孔４ａ内に形成し、それから全面に高
ドーズのリンをイオン注入９を行う。これは多結晶シリ
コン膜３とタングステンシリサイド［５の界面にリンを
注入することにより後の熱処理でタングステンシリサイ
ド膜中をり／が拡散され、コンタクト抵抗が高抵抗にな
るのをおさえることができる。次に、同図＋Ｃ）のよう
に、タングステンシリサイド膜を所要の形状にパターニ
ングしたのちに、第３の絶縁膜としてＣｖｌ）法により
二酸化シリコン暎７を形成する。
めの工程断面図である。先ず、同図（ａ）のように、Ｐ
型単結晶シリコン基板１の主面に２２化法により二酸化
シリコン膜からなる第１の絶縁膜２を形成する。その上
に、ＣＶＤ法により多結晶シリコン膜（ポリシリコン膜
）の配線層３を形成し、これにリンを導入して低抵抗化
する。つぎにポリシリコン膜３の上に、ＣＶＤ法によシ
第２の絶縁膜としてのＰＥＧ膜４を形成後、所要パター
ンに形成したフォトレジストをマスクとしてＰＥＧ膜４
を異方性ドライエツチングしスルーホール用の孔４ａを
あける。次いで同図ｔｂ）のように、ＣＶＤ法又はスパ
ッタ法によシ高融点金属シリサイド膜（本例はタングス
テンシリサイド膜：ＷＳｉ２）５をＰＳＧＫ４の上およ
びスルーホール用孔４ａ内に形成し、それから全面に高
ドーズのリンをイオン注入９を行う。これは多結晶シリ
コン膜３とタングステンシリサイド［５の界面にリンを
注入することにより後の熱処理でタングステンシリサイ
ド膜中をり／が拡散され、コンタクト抵抗が高抵抗にな
るのをおさえることができる。次に、同図＋Ｃ）のよう
に、タングステンシリサイド膜を所要の形状にパターニ
ングしたのちに、第３の絶縁膜としてＣｖｌ）法により
二酸化シリコン暎７を形成する。
それから、同図ｔｄ）のように、ＰＳＧａｉ４８を形成
した後、熱処理を鳳して流動性を与えて、段差を緩和す
る。その後、層間絶縁膜に電極開孔を設け、更に導電配
線層を通常の方法で設けることで本発明の一実施例の半
導体装置が完成する。
した後、熱処理を鳳して流動性を与えて、段差を緩和す
る。その後、層間絶縁膜に電極開孔を設け、更に導電配
線層を通常の方法で設けることで本発明の一実施例の半
導体装置が完成する。
なお、上記実施例においては、Ｐ型シリコン基板を用い
て説明したがＮ型シリコン基板の場合にも本発明は適用
される。また、高融点金属としてタングステンを用いた
場合について説明したが、モリブデン等地の佐属を用い
ることも可能であり、さらに、前記配線層として多結晶
シリコン漠の代わりに金属シリサイド膜を用いることも
できる。
て説明したがＮ型シリコン基板の場合にも本発明は適用
される。また、高融点金属としてタングステンを用いた
場合について説明したが、モリブデン等地の佐属を用い
ることも可能であり、さらに、前記配線層として多結晶
シリコン漠の代わりに金属シリサイド膜を用いることも
できる。
以上説明したように本発明は、金属シリサイド膜形成後
に全面にリンイオン注入することにより、多結晶シリコ
ン映と金属シリサイド膜のコンタクト抵抗を低抵抗化し
、トランジスタ特性を安定にすることができる。更に、
金属シリサイド膜をパターニング後ＣＶＤ酸化膜を形成
しているため、層間耐圧を向上することができ、これに
より信頼性の高い半導体装置を製造することができる効
果がある。
に全面にリンイオン注入することにより、多結晶シリコ
ン映と金属シリサイド膜のコンタクト抵抗を低抵抗化し
、トランジスタ特性を安定にすることができる。更に、
金属シリサイド膜をパターニング後ＣＶＤ酸化膜を形成
しているため、層間耐圧を向上することができ、これに
より信頼性の高い半導体装置を製造することができる効
果がある。
第１図ｔａ＋〜ｔｄ）は本発明の一実施例を製造工程順
に説明するだめの断面図、第２図ｔａｌ〜（ｄ）は従来
方法を説明するための製造工程断面図である。 １・・・・・・シリコン基板、２・・・・・・二酸化シ
リコン膜（第１絶縁膜）、３・・・・・・多結晶シリコ
ン膜、４・・・・・・ＰＳＧ膜（第２絶縁膜）、５・・
・−・・タングステンシリサイド膜、６．訃・・・・・
ＰＥＧ膜、７・・・・・・ＣｖＤ酸化膜（第３絶縁膜）
。 代理人 弁理士 内 原 １″″ゞ゛日 、
Ｉ 壕 ｌ 図
に説明するだめの断面図、第２図ｔａｌ〜（ｄ）は従来
方法を説明するための製造工程断面図である。 １・・・・・・シリコン基板、２・・・・・・二酸化シ
リコン膜（第１絶縁膜）、３・・・・・・多結晶シリコ
ン膜、４・・・・・・ＰＳＧ膜（第２絶縁膜）、５・・
・−・・タングステンシリサイド膜、６．訃・・・・・
ＰＥＧ膜、７・・・・・・ＣｖＤ酸化膜（第３絶縁膜）
。 代理人 弁理士 内 原 １″″ゞ゛日 、
Ｉ 壕 ｌ 図
Claims (3)
- （１）半導体基板上に第１の絶縁膜を形成し、その上に
配線層を形成する工程と、前記配線層上に第２の絶縁膜
を形成する工程と、この第２の絶縁膜を所定の形状にパ
ターニングし前記配線層の一部を露出させる工程と、前
記配線層の露出部および第２の絶縁膜上に金属シリサイ
ド膜を形成した後、全面にイオン注入する工程と、前記
金属シリサイド膜を所定の形状にパターニングする工程
と、このパターニングされた金属シリサイド膜と第２の
絶縁膜上を第３の絶縁膜で被覆する工程とを含むことを
特徴とする半導体装置の製造方法。 - （２）上記配線層が多結晶シリコン膜であることを特徴
とする特許請求の範囲第１項に記載の半導体装置の製造
方法。 - （３）上記配線層が金属シリサイド層であることを特徴
とする特許請求の範囲第１項に記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10881886A JPS62264643A (ja) | 1986-05-12 | 1986-05-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10881886A JPS62264643A (ja) | 1986-05-12 | 1986-05-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62264643A true JPS62264643A (ja) | 1987-11-17 |
Family
ID=14494291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10881886A Pending JPS62264643A (ja) | 1986-05-12 | 1986-05-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62264643A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5330921A (en) * | 1991-03-19 | 1994-07-19 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating semiconductor device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5935475A (ja) * | 1982-08-23 | 1984-02-27 | Toshiba Corp | 半導体装置の製造方法 |
-
1986
- 1986-05-12 JP JP10881886A patent/JPS62264643A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5935475A (ja) * | 1982-08-23 | 1984-02-27 | Toshiba Corp | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5330921A (en) * | 1991-03-19 | 1994-07-19 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4450620A (en) | Fabrication of MOS integrated circuit devices | |
| US4830971A (en) | Method for manufacturing a semiconductor device utilizing self-aligned contact regions | |
| KR100227766B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JPH0343778B2 (ja) | ||
| US4486266A (en) | Integrated circuit method | |
| US4069067A (en) | Method of making a semiconductor device | |
| EP0369336A2 (en) | Process for fabricating bipolar and CMOS transistors on a common substrate | |
| GB2077993A (en) | Low sheet resistivity composite conductor gate MOS device | |
| US4901134A (en) | Semiconductor device and manufacturing method thereof | |
| JPS607775A (ja) | 半導体装置およびその製造方法 | |
| US5128272A (en) | Self-aligned planar monolithic integrated circuit vertical transistor process | |
| US5151378A (en) | Self-aligned planar monolithic integrated circuit vertical transistor process | |
| US4883772A (en) | Process for making a self-aligned silicide shunt | |
| JP2828438B2 (ja) | 半導体素子のポリサイド層形成方法 | |
| JPH06333944A (ja) | 半導体装置 | |
| JPH1064898A (ja) | 半導体装置の製造方法 | |
| JPS6138858B2 (ja) | ||
| EP0264309B1 (en) | Self-aligned base shunt for transistor | |
| US6521517B1 (en) | Method of fabricating a gate electrode using a second conductive layer as a mask in the formation of an insulating layer by oxidation of a first conductive layer | |
| JP4058710B2 (ja) | 集積回路の作製方法 | |
| JPH0554263B2 (ja) | ||
| JPH09139382A (ja) | 半導体装置の製造方法 | |
| KR940001813B1 (ko) | 반도체장치 소자 분리방법 및 그 소자 분리영역을 갖는 반도체장치 | |
| JP2745946B2 (ja) | 半導体集積回路の製造方法 | |
| JPS6161548B2 (ja) |