JPS6226544A - プログラマブルコントロ−ラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、プログラマブルコントローラに関するもの
である。

〔従来の技術〕

第２図は従来のプログラマブルコントローラノ構成の一
例を示すブロック図である。

第２図において、１は中央処理装置（以下「ＣＰＵ」と
いつ）ユニット、３はマイクロプロセッサ、５は入出力
イメージメモリ、７はシーケンスプログラムメモリ、９
はパスライン、１１は入出カニニットである◇ 前述したＣＰＵユニット１は、該プログラマブルコント
ローラに１個だけ設けられており、パスライン９を介し
て複数設けられている入出カニニット１１と互いに接続
されている。前記ＣＰＵユニット１は、マイクロプロセ
ッサ３、入出力イメージメモリ５、シーケンスプログラ
ムメモリ７を有する。前述した入出力イメージメモリ５
は、マイクロプロセッサ３０制御下で、各々の入出カニ
ニット１１からパスライン９を介してＣＰＵユニット１
に与えられる入力データを記憶するとともＫ、前記マイ
クロプロセッサ３によって演算処理された後のデータを
前記入出カニニット１１への出力データとして記憶する
。シーケンスプログラムメモリ７は、例えばユーザ等に
よって前記マイクロプロセッサ３０行なうべきシーケン
ス動作が設定されているシーケンスプログラムを格納し
ている。マイクロプロセッサ３は、前記シーケンスプロ
グラムメモリ７に格納されているシーケンスプログラム
を解析し、該解析した結果に基づいてシーケンス演算を
実行する。マイクロプロセッサ３は、前記シーケンス演
算に、必要な入力データを入出力イメージメモリ５に記
憶させるとともに、該入出力イメージメモリ５に記憶さ
せたシーケンス演算終了後のデータを出力データとして
パスライン９を介して前記入出カニニット１１Ｖｃ与え
る。

次に上述した構成のプログラマブルコントローラの動作
を説明する。

ＣＰＵユニット１の駆動電源が投入されることによって
マイクロプロセッサ３は駆動を開始する。

マイクロプロセッサ３は、入出カニニット１１から与え
られる入力データを読み込んでこれを前記入出力イメー
ジメモリ５に記憶させる。次いで前記シーケンスプログ
ラムメモリ７に格納されているシーケンスプログラムを
読み出して該シーケン　−スプログラムを解析し、該解
析の結果に基づいて前記入出力イメージメモリ５に記憶
されている入力データの中から演算上必要なデータを読
み出しシーケンス演算を実行する。該シーケンス演算に
よる演算処理が施された後のデータは、マイクロプロセ
ッサ３によって前記入出カニニット１１への出力データ
として一時的に前記入出力イメージメモリ５に記憶され
、マイクロプロセッサ３が一連のシーケンス演算を終了
すると入出カニニット１１に出力される。その後新たな
入力データが前記入出カニニット１１から与えられると
該入力データを読み込んでこれを前記入出力イメージメ
モリ５に記憶させ、以後は上述した動作を繰り返すこと
となる。

〔発明が解決しようとする問題点〕

従来のプログラマブルコントローラは以上のよ５に構成
されていたので、ＣＰＵユニット１に何らかの異常が発
生しても該異常をチェックし発生した異常に対して例え
ばシステムの駆動を停止するごとき対策を始め何らかの
対策を講するようにはなっていなかった。そのため、Ｃ
ＰＵユニット１に異常が発生するとシステムが暴走する
恐れも予想された。

この発明は上記に鑑みてなされたもので、ＣＰＵユニッ
トに何らかの異常が発生したときに該異常をチェックし
発生した異常に対して所定の対策を講することによりシ
ステムが暴走するごとき不具合が起らないプログラマブ
ルコントローラを得ることを目的とする。

〔問題点を解決するための手段〕

この発明に係るプログラマブルコントローラは、複数の
データ入出力手段と、与えられ九データを記憶するデー
タ記憶手段と前記データ入出力手段から出力され演算処
理がなされた後の入出力データをデータ記憶手段に記憶
された後前記データ入出力手段に出力する演算処理手段
とを備え、個々のデータ入出力手段から出力される入力
データを共通データとして読み込む複数の中央処理装置
と、前記各々の演算処理手段によって演算処理され前記
各々のデータ記憶手段に記憶されている共通データに基
づいて前記演算処理手段に異常が発生したか否かを判定
するとともＫ、異常と判定したときには予め設定されて
いるプロセスに従ってエラー処理を行なう異常判定手段
とを有するものであるＯ 〔作　用〕 この発明における異常判定手段は、各々の演算処理手段
によって演算処理され各々のデータ記憶手段に記憶され
ている共通データに基づいて前記演算処理手段に異常が
発生したか否かを判定するとともに、異常と判定したと
きには予め設定されているプロセスに従ってエラー処理
を行なうものである。

〔実施例〕

以下、この発明の一実施例を図面により説明する。第１
図はこの発明の一実施例に従うプログラマプルコントロ
ーラの構成を示すブロック図である。

第１図において、１は中央処理装置即ちＣＰＵユニット
、３は演算処理手段即ちマイクロプロセッサ、５はデー
タ記憶手段即ち入出力イメージメモリ、７はシーケンス
プログラムメモリ、９はパスライン、１１はデータ入出
力手段即ち入出カニニット、１３は異常判定手段即ち多
重化制御ユニット、１５は多数決論理回路、１７はマイ
クロプロセッサ、１９は各々のＣＰＵユニット１内に配
設されているパスライン、２１はパスライン、２３はパ
スラインである。

前述したＣＰＵユニット１は、該プログラマブルコント
ローラにおいて同一構成のものが複数設けられており、
夫々パスライン９を介して複数の入出カニニット１１と
互いに接続されている。前記ＣＰＵユニット１は、マイ
クロプロセッサ３、入出力イメージメモリ５、シーケン
スプログラムメモリ７を有する。入出力イメージメモリ
５は、マイクロプロセッサ３０制御下で、個々の入出カ
ニニット１１からパスライン９を介して各々のＣＰＵユ
ニット１に共通に与えられる入力データを記憶するとと
もに、前記マイクロプロセッサ３によって演算処理され
た後のデータを前記入力データを与えた入出カニニット
１１への出力データとして記憶する。シーケンスプログ
ラムメモリ７は、例えばユーザ等によって前記マイクロ
プロセッサ３の行なうべきシーケンス動作が設定されて
いるシーケンスプログラムを格納している。マイクロプ
ロセッサ３は、前記シーケンスプログラムメモリ７に格
納されているシーケンスプログ２ムを解析し、該解析し
た結果に基づいてシーケンス演算゛を実行する。マイク
ロプロセッサ３は、前記シーケンス演算に必要な入力デ
ータを入出力イメージメモリ５に記憶させるとともＫ、
多重化制御ユニット１３から゛の指令出力忙より該入出
力イメージメモリ５　Ｋ記憶させたシーケンス演算終了
後のデータを出力データとしてパスライン９を介して前
記入出カニニット１１に与える。

多重化制御ユニット１３は、前記複数の入出カニニット
１１と複数のＣＰＵユニット１との間に設けられており
、パスライン９、パスライン２１を介して夫々前記複数
の入出カニニット１１、複数のＣＰＵユニット１と接続
されている。前記多重化制御ユニット１３は、各々のＣ
ＰＵユニット１０マイクロプロセツサ３にパスライン２
１を介して接続されている多数決論理回路１５と、入力
側が該多数決論理回路１５の出力側及び前記パスライン
９に夫々接続されるとともに出力側が前記パスライン２
３を介して前記各々のマイクロプロセッサ３に接続され
ているマイクロプロセッサ１Ｔとを有する。前述したマ
イクロプロセッサ１Ｔは、以下のごとき機能を有する。

■全てのマイクロプロセッサ３からパスライン２１を介
して所定のシーケンス演算が終了したことを知らせる信
号（終了信号）が入力されると、パスライン９を介して
各々の入出力イメージメ阜り５に記憶されている出力デ
ータを読み出して全データが一致し【いるか否かを比較
演算する。■■での比較演算の結果全ての出力データが
一致していると認識したときハ全マイクロプロセッサ３
が正常であると見做して前記出力データの入出カニニッ
ト１１への出力、前記入出カニニット１１からの新たな
入力データの入出力イメージメモリ５への格納を行なう
。■■に続いて各々のマイクロプロセッサ３に駆動指令
信号を出力する。■■において全ての出力データが一致
していると認識される限り、■■の動作を繰り返す。■
のにおける比較の結果一致しない出力データがあると認
識したときは前記■、■の動作を中止し、後述するよう
なエラー処理の動作に移行する。

次に上述した構成のプログラマブルコントローラの動作
を以下に説明する。

システムの駆動電源が投入されることＫよって多重化制
御ユニット１３を構成するマイクロプロセッサ１７、各
々のＣＰＵユニット１を構成するマイクロプロセッサ３
は夫々駆動を開始する。前記マイクロプロセッサ３は、
個々の入出カニニット１１から各々のＣＰＵユニット１
に共通に与えられる入力データを読み込んでこれを入出
力イメ−ジメモリ５に記憶させる。次いでシーケンスプ
ログラムメモリ７に格納されているシーケンスプログラ
ムを読み出して該シーケンスプログラムを解析し、該解
析の結果に基づいて前記入出力イメージメモリ５に記憶
されている入力データの中から演算上必要なデータを読
み出しシーケンス演算を実行する。該シーケンス演算圧
よる演算処理が施された後のデータは、マイクロプロセ
ッサ３によって前記入出カニニット１１への出力データ
として一時的に前記入出力イメージメモリ５に記憶され
る。前述した各々のＣＰＵユニット１を構成している全
てのマイクロプロセッサ３から前記シーケンスプログラ
ムに基づくシーケンス演算が終了したことを知らせる信
号（終了信号）が入力されると、全ての出力データを読
み出して全データが一致しているか否かを比較演算し、
全データが一致していると認識したときは全マイクロプ
ロセッサ３が正常であると見做して前述したごとき処理
を行なう。

一方、前記比較の結果１つでも一致しないデータがある
場合或いは全てのＣＰＵユニット１から出力される終了
信号のグち１つでも予め設定された時間内に入力されな
かったものがある場合には、一致しないデータを出力し
たＣＰＵユニット１、或いは前記設定された時間内に終
了信号を出力しなかったＣＰＵユニット１に異常が発生
したと判断する。該判断の結果、前記出力データの入出
カニニット１１への出力のリセット、前記入出カニニッ
ト１１から前記入出力イメージメモリ５に出力される新
たな入力データのリセット、各々のマイクロプロセッサ
３への駆動指令信号の出力の停止を行なうとともに前記
各々のＣＰＵユニット１に対して異常が発生した旨の通
報を行なってシステム全体の駆動を停止させろ。

上述し九この発明に従う一実施例によれば、多重化制御
ユニット１３を構成しているマイクロプロセッサ１７が
複数のＣＰＵユニット１のいずれかに異常が発生したこ
とを認識したときＫ、直ちにシステムの駆動を停止する
こととしたが、１回の比較演算のみで全データの一致不
一致を判断せずに数回リトライさせ、それでも全データ
が一致しなければ初めてシステムの駆動を停止させるこ
ととしてもよいし、又、全データの一致不一致を見ずに
多重化制御ユニット１３に内蔵されている多数決論理回
路１５において各々の出力データの多数決論理をとりそ
の結果システムの駆動／停止を決定してもよい。更には
、予め設定された時間内に終了信号を出力しなかったＣ
ＰＵユニット１をシステムから解列して残りのＣＰＵユ
ニット１によってシステムの駆動を継続させることも可
能である。

〔発明の効果〕

以上のように、この発明によれば、各々の演算処理手段
によって演算処理され吾々のデータ記憶手段に記憶され
ている共通データに基づいて前記演算処理手段に異常が
発生したか否かを判定するとともに、異常と判定し光と
きには予め設定されているプロセスに従ってエラー処理
を行なうこととしたので、ＣＰＵユニットに何らかの異
常が発生したときに該異常をチェックし発生した異常に
対して所定の対策を講することができるため、システム
が暴走するごとき不具合が起らないプログラマブルコン
トローラが得られる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例に従５プログラマブルコン
トローラの構成を示すブロック図、第２図は従来のプロ
グラマブルコントローラの構成の一例を示すブロック図
である。 図において、１はＣＰＵユニット、３はマイクロプロセ
ッサ、５は入出力イメージメモリ、７はシー、ケンスプ
ログラムメモリ、１１は入出カニニット、１３は多重化
制御ユニット、１５は多数決論理回路、１７はマイクロ
プロセッサである。 なお、図中、同一符号は同−又は相当部分を示す。 特許出願人　　　　三菱電機株式会社 （外２′：ＥＪ）

Claims (1)

【特許請求の範囲】
1. 複数のデータ入出力手段と、与えられたデータを記憶す
   るデータ記憶手段と前記データ入出力手段から出力され
   演算処理がなされた後の入力データをデータ記憶手段に
   記憶させた後前記データ入出力手段に出力する演算処理
   手段とを備え、個々のデータ入出力手段から出力される
   入力データを共通データとして読み込む複数の中央処理
   装置と、前記各々の演算処理手段によつて演算処理され
   前記各々のデータ記憶手段に記憶されている共通データ
   に基づいて前記演算処理手段に異常が発生したか否かを
   判定するとともに、異常と判定したときには予め設定さ
   れているプロセスに従つてエラー処理を行なう異常判定
   手段とを有するプログラマブルコントローラ。