JPS6186863A - マルチプロセサシステムにおける制御方式 - Google Patents
マルチプロセサシステムにおける制御方式Info
- Publication number
- JPS6186863A JPS6186863A JP20796484A JP20796484A JPS6186863A JP S6186863 A JPS6186863 A JP S6186863A JP 20796484 A JP20796484 A JP 20796484A JP 20796484 A JP20796484 A JP 20796484A JP S6186863 A JPS6186863 A JP S6186863A
- Authority
- JP
- Japan
- Prior art keywords
- program
- microprocessors
- signal
- interrupt
- program number
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Software Systems (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、マルチプロセサシステムにおける制御方式
に関するものである。
に関するものである。
第４図は例えば文献“フォールト・トレラント・コンピ
ュータ” （ 日ｆエレクトロニクス，１９８３。
ュータ” （ 日ｆエレクトロニクス，１９８３。
５、９）に示された従来のマルチプロセサシステムの構
成図である。図において、ｌ−１〜１−Ｎはマイクロプ
ロセサ、２−１〜２−Ｎはマイクロプロセサ１−１〜１
−Ｎがそれぞれ個別に備えているメモリであり、上記の
マイクロプロセサ１−１〜１−Ｎは該メモリ２−１〜２
−Ｎ内に格納されているプログラムに応じて処理を実行
する。３−１〜３−Ｎは入出力装置であり、上記のマイ
クロプロセサ１−１〜１−Ｎの処理に応じてデータの入
出力を行なうものである。４はマイクロプロセサ１−１
〜１−Ｎと入出力装置３−１〜３−Ｎが共通にアクセス
することができる共有メモリ、５は共有メモリ４内にあ
る作業キュー、６はマイクロプロセサ１−１〜１−Ｎな
らびに入出力装置３−１〜３−Ｎを共有メモリ４と並列
に接続しているバスである。そして、マイクロプロセサ
１−１〜１−Ｎは、作業キュー５の示す番号に応じた実
行プログラムを共有メモリ４から取り出してメモリ２−
１〜２−Ｎに格納した後、該実行プログラムに応じた処
理を行なう。
成図である。図において、ｌ−１〜１−Ｎはマイクロプ
ロセサ、２−１〜２−Ｎはマイクロプロセサ１−１〜１
−Ｎがそれぞれ個別に備えているメモリであり、上記の
マイクロプロセサ１−１〜１−Ｎは該メモリ２−１〜２
−Ｎ内に格納されているプログラムに応じて処理を実行
する。３−１〜３−Ｎは入出力装置であり、上記のマイ
クロプロセサ１−１〜１−Ｎの処理に応じてデータの入
出力を行なうものである。４はマイクロプロセサ１−１
〜１−Ｎと入出力装置３−１〜３−Ｎが共通にアクセス
することができる共有メモリ、５は共有メモリ４内にあ
る作業キュー、６はマイクロプロセサ１−１〜１−Ｎな
らびに入出力装置３−１〜３−Ｎを共有メモリ４と並列
に接続しているバスである。そして、マイクロプロセサ
１−１〜１−Ｎは、作業キュー５の示す番号に応じた実
行プログラムを共有メモリ４から取り出してメモリ２−
１〜２−Ｎに格納した後、該実行プログラムに応じた処
理を行なう。
従来のマルチプロセサシステムは上記のように構成され
、マイクロプロセサ１−１〜１−Ｎは共有メモリ４内に
ある作業キュー５をバス６を経由してアクセスすること
Ｋよシ、実行すべきプログラム名を読みとる。次いで、
マイクロプロセサ１−１〜１−Ｎは、上記の作業キュー
５から読みとったプログラム名に対応するプログラムを
共有メモリ４から自己の所有するメモリ２−１〜２−Ｎ
へ読みとる。
、マイクロプロセサ１−１〜１−Ｎは共有メモリ４内に
ある作業キュー５をバス６を経由してアクセスすること
Ｋよシ、実行すべきプログラム名を読みとる。次いで、
マイクロプロセサ１−１〜１−Ｎは、上記の作業キュー
５から読みとったプログラム名に対応するプログラムを
共有メモリ４から自己の所有するメモリ２−１〜２−Ｎ
へ読みとる。
更に、上記のマイクロプロセサ１−１〜１−Ｎは読みと
ったプログラムに応じて、入出力装置３−１〜３ーＮか
らデータを読みとるための入力処理、そのデータを使用
した演算処理、そしてその演算結果を入出力装置３−１
〜３−Ｎへ出方するための出方処理を適宜に実行してい
く。
ったプログラムに応じて、入出力装置３−１〜３ーＮか
らデータを読みとるための入力処理、そのデータを使用
した演算処理、そしてその演算結果を入出力装置３−１
〜３−Ｎへ出方するための出方処理を適宜に実行してい
く。
上記のような従来のマルチプロセサシステムでは、マイ
クロプロセサ１−１〜１−Ｎがメモリ２−１〜２−Ｎに
所有しているプログラム以外の処理を実行する必要が生
じた場合には、共有メモリ４がら該当するプログラムを
読みとる必要があシ、プログラムを実行させるまでの待
ち時間が長くなるという問題点があった。
クロプロセサ１−１〜１−Ｎがメモリ２−１〜２−Ｎに
所有しているプログラム以外の処理を実行する必要が生
じた場合には、共有メモリ４がら該当するプログラムを
読みとる必要があシ、プログラムを実行させるまでの待
ち時間が長くなるという問題点があった。
この発明は、かかる問題点を解決するためになされたも
ので、各マイクロプロセサにそれぞれ異なる数種の実行
プログラムモジュールを所有させ、上記の各マイクロプ
ロセサは自己が所有しないプログラムモジュールの処理
が必要となったときに、バスを経由して他のマイクロプ
ロセサに割込みコマンドと必要な実行プログラムモジュ
ール番号を出力し、該当するプログラムモジュールを所
有するマイクロプロセサにそのプログラムの処理を実行
させるようにしたマルチプロセサシステムにおける制御
方式を得ることを目的とする。
ので、各マイクロプロセサにそれぞれ異なる数種の実行
プログラムモジュールを所有させ、上記の各マイクロプ
ロセサは自己が所有しないプログラムモジュールの処理
が必要となったときに、バスを経由して他のマイクロプ
ロセサに割込みコマンドと必要な実行プログラムモジュ
ール番号を出力し、該当するプログラムモジュールを所
有するマイクロプロセサにそのプログラムの処理を実行
させるようにしたマルチプロセサシステムにおける制御
方式を得ることを目的とする。
この発明に係るマルチプロセサシステムにおける制御方
式は、各マイクロプロセサに割込み判定回路を設け、割
込み命令のプログラムモジュール番号と各マイクロプロ
セサが所有するプログラムモジュール番号が一致したと
きに、該当するプログラムモジュールを所有するマイク
ロプロセサが該当するプログラムを実行するようにした
ものである。
式は、各マイクロプロセサに割込み判定回路を設け、割
込み命令のプログラムモジュール番号と各マイクロプロ
セサが所有するプログラムモジュール番号が一致したと
きに、該当するプログラムモジュールを所有するマイク
ロプロセサが該当するプログラムを実行するようにした
ものである。
この発明においては、マイクロプロセサが自己の所有し
ないプログラムモジュールを実行する必要が生じた時に
、他のマイクロプロセサに割込みを行ない、該当するプ
ログラムモジュールを所有するマイクロプロセサに該当
丁、乙プログラムを実行させるようにしたので、プログ
ラムをロードするための待ち時間を短縮できるとともに
１高速処理を行なうことができる。
ないプログラムモジュールを実行する必要が生じた時に
、他のマイクロプロセサに割込みを行ない、該当するプ
ログラムモジュールを所有するマイクロプロセサに該当
丁、乙プログラムを実行させるようにしたので、プログ
ラムをロードするための待ち時間を短縮できるとともに
１高速処理を行なうことができる。
以下、この発明の一実施例を図について説明する。第３
図は、マイクロプロセサ１−１〜１−Ｎカｆｌｉｔのマ
イクロプロセサへ出力する割込み実行命令のフォーマッ
トであシ、例えばコマンド部７とプログラム番号部８で
構成されている。
図は、マイクロプロセサ１−１〜１−Ｎカｆｌｉｔのマ
イクロプロセサへ出力する割込み実行命令のフォーマッ
トであシ、例えばコマンド部７とプログラム番号部８で
構成されている。
第１図は、この発明によるマルチプロセサシステムの構
成図であ、９．９−１〜９−Ｎはマイクロプロセサｌ−
１−１−Ｎに設けられた割込み判定回路で、第３図に示
した割込み実行命令を入力し、該入力が割込み実行命令
であるかどうかを判定する。なお、その他の構成は第４
図に示したものと同様であるので、その詳細な説明は省
略する。
成図であ、９．９−１〜９−Ｎはマイクロプロセサｌ−
１−１−Ｎに設けられた割込み判定回路で、第３図に示
した割込み実行命令を入力し、該入力が割込み実行命令
であるかどうかを判定する。なお、その他の構成は第４
図に示したものと同様であるので、その詳細な説明は省
略する。
第２図は第１図に示した割込み判定回路９−１〜９−Ｎ
のブロック図であシ、１０は第３図に示したコマンド部
７に対応するコマンド信号、１１は同様にプログラム番
号部８に対応するプログラム番号信号を示している。１
２はデコード回路でバス６からの上記したコマンド信号
１０を入力し、これが割込み実行命令かどうかを判定し
、割込み実行命令であれば一致信号を出力する。１４は
ステータスメモリで、ここに各マイクロプロセサが所有
するプログラムモジュール番号を全部保持しておき、そ
の値をプログラム番号値１５として出力する。１６はプ
ログラム番号一致検出回路で、バス６からの上記したプ
ログラム番号信号１１と、上記のステータスメモリ１４
からのプログラム番号値１５を入力し、プログラム番号
信号１１と一致したプログラム番号値１８を出力する。
のブロック図であシ、１０は第３図に示したコマンド部
７に対応するコマンド信号、１１は同様にプログラム番
号部８に対応するプログラム番号信号を示している。１
２はデコード回路でバス６からの上記したコマンド信号
１０を入力し、これが割込み実行命令かどうかを判定し
、割込み実行命令であれば一致信号を出力する。１４は
ステータスメモリで、ここに各マイクロプロセサが所有
するプログラムモジュール番号を全部保持しておき、そ
の値をプログラム番号値１５として出力する。１６はプ
ログラム番号一致検出回路で、バス６からの上記したプ
ログラム番号信号１１と、上記のステータスメモリ１４
からのプログラム番号値１５を入力し、プログラム番号
信号１１と一致したプログラム番号値１８を出力する。
１９はＡＮＤ回路で、デコード回路１２からの一致信号
と、プログラム番号一致検出回路１６からのプログラム
番号一致信号１７を入力し、割込み信号２０を出力する
。２１はマイクロプロセサ１−１〜１−Ｎ内にあるＣＰ
Ｕであシ、上記のＡＮＤ回路１９の出力である割込み信
号２０を受け、一致したプログラム番号値１８に対応し
たプログラムを実行するＯ上記のように構成されたマル
チプロセサシステムにおいて、自己が所有しないプログ
ラムモジュールの処理が必要となったマイクロプロセサ
１−１〜１−Ｎは、第３図に示した割込み実行命令（コ
マンド部７とプログラム番号部８からなる）をバス６を
経由して他のマイクロプロセサ１−１〜１−Ｎへ出力す
る。割込み実行命令を受けた他のマイクロプロセサ１−
１〜１−Ｎは、割込み判定回路９−１〜９−Ｎのデコー
ド回路１２にバス６から上記割込み実行命令のコマンド
部７に対応するコマンド信号１０を入力し、割込み実行
命令が出力されたことを検出して一致信号１３を出力す
る。また、プログラム番号一致検出回路１６でバス６か
ら上記割込み実行命令のプログラム番号部８に対応する
プログラム番号信号１１を入力する。そして、プログラ
ム番号一致検出回路１６は、自己が所有するプログラム
番号を記憶しているステータスメモリ１４からプログラ
ム番号値１５を入力し、上記プログラム番号信号１１と
プログラム番号値１５の両者を比較する。両者が一致し
た場合はその出力からプログラム番号一致信号１７を出
力する。上記した一致信号１３とプログラム番号一致信
号とは、ＡＮＤ回路１９において両者のＡＮＤ条件がと
られてＣＰＵ２１へ割込み信号２０を出力する０該ＣＰ
Ｕ２１は、割込み信号２０が入力されると上記のプログ
ラム番号一致検出回路１６から一致したプログラム番号
値１８を入力し、割込み実行命令を出力したマイクロプ
ロセサＫかわシ、プログラム番号に対応したプログラム
の処理を実行する。
と、プログラム番号一致検出回路１６からのプログラム
番号一致信号１７を入力し、割込み信号２０を出力する
。２１はマイクロプロセサ１−１〜１−Ｎ内にあるＣＰ
Ｕであシ、上記のＡＮＤ回路１９の出力である割込み信
号２０を受け、一致したプログラム番号値１８に対応し
たプログラムを実行するＯ上記のように構成されたマル
チプロセサシステムにおいて、自己が所有しないプログ
ラムモジュールの処理が必要となったマイクロプロセサ
１−１〜１−Ｎは、第３図に示した割込み実行命令（コ
マンド部７とプログラム番号部８からなる）をバス６を
経由して他のマイクロプロセサ１−１〜１−Ｎへ出力す
る。割込み実行命令を受けた他のマイクロプロセサ１−
１〜１−Ｎは、割込み判定回路９−１〜９−Ｎのデコー
ド回路１２にバス６から上記割込み実行命令のコマンド
部７に対応するコマンド信号１０を入力し、割込み実行
命令が出力されたことを検出して一致信号１３を出力す
る。また、プログラム番号一致検出回路１６でバス６か
ら上記割込み実行命令のプログラム番号部８に対応する
プログラム番号信号１１を入力する。そして、プログラ
ム番号一致検出回路１６は、自己が所有するプログラム
番号を記憶しているステータスメモリ１４からプログラ
ム番号値１５を入力し、上記プログラム番号信号１１と
プログラム番号値１５の両者を比較する。両者が一致し
た場合はその出力からプログラム番号一致信号１７を出
力する。上記した一致信号１３とプログラム番号一致信
号とは、ＡＮＤ回路１９において両者のＡＮＤ条件がと
られてＣＰＵ２１へ割込み信号２０を出力する０該ＣＰ
Ｕ２１は、割込み信号２０が入力されると上記のプログ
ラム番号一致検出回路１６から一致したプログラム番号
値１８を入力し、割込み実行命令を出力したマイクロプ
ロセサＫかわシ、プログラム番号に対応したプログラム
の処理を実行する。
なお、上記実施例ではパス６上で割込み実行命令の伝送
を行なったが、別に専用の信号ラインを設けても同様の
動作を期待できる。
を行なったが、別に専用の信号ラインを設けても同様の
動作を期待できる。
この発明は以上説明したとおシ、マルチプロセサシステ
ムの中で、マイクロプロセサが自己の所有しないプログ
ラムモジュールを実行させる必要が生じた時に、他のマ
イクロプロセサへ割込み実行命令を行ない、該当するプ
ログラムモジュールを所有しているマイクロプロセサを
意識することなく該当するプログラムの実行を行なわせ
るように構成したので、プログラムをロードするための
待ち時間が短縮され高速処理が行なえるとともに、プロ
グラムモジュールがどのマイクロプロセサにあるかを意
識せずに容易にプログラムできる効果がある。
ムの中で、マイクロプロセサが自己の所有しないプログ
ラムモジュールを実行させる必要が生じた時に、他のマ
イクロプロセサへ割込み実行命令を行ない、該当するプ
ログラムモジュールを所有しているマイクロプロセサを
意識することなく該当するプログラムの実行を行なわせ
るように構成したので、プログラムをロードするための
待ち時間が短縮され高速処理が行なえるとともに、プロ
グラムモジュールがどのマイクロプロセサにあるかを意
識せずに容易にプログラムできる効果がある。
第１図はこの発明の一実施例によるマルチプロセサシス
テムの構成図、第２図は第１図に示した割込み判定回路
の一実施例を示すブロック図、第３図はこの発明におけ
る割込み実行命令のフォーマット図、第４図は従来のマ
ルチプロセサシステムの構成図である。 図において、２−１〜２−Ｎはメモリ、９−１〜９−Ｎ
は割込み判定回路、１０は；マン゛ド信号、１１はプロ
グラム番号信号、１２はデコード回路、１３は一致信号
、１４はステータスメモリ、１５はプログラム番号値、
１６はプログラム番号一致検出回路、１７はプログラム
番号一致信号、１８は一致したプログラム番号値、１９
はＡＮＤ回路、２０は割込み信号、２１はＣＰＵである
。 なお、各図中同一符号は同一または相蟲部分を示す。 特許出願人 三菱電機株式会社 １・−゛−二二 代理人 弁理士 １）淵 博 昭：′（外２名）−〇
テムの構成図、第２図は第１図に示した割込み判定回路
の一実施例を示すブロック図、第３図はこの発明におけ
る割込み実行命令のフォーマット図、第４図は従来のマ
ルチプロセサシステムの構成図である。 図において、２−１〜２−Ｎはメモリ、９−１〜９−Ｎ
は割込み判定回路、１０は；マン゛ド信号、１１はプロ
グラム番号信号、１２はデコード回路、１３は一致信号
、１４はステータスメモリ、１５はプログラム番号値、
１６はプログラム番号一致検出回路、１７はプログラム
番号一致信号、１８は一致したプログラム番号値、１９
はＡＮＤ回路、２０は割込み信号、２１はＣＰＵである
。 なお、各図中同一符号は同一または相蟲部分を示す。 特許出願人 三菱電機株式会社 １・−゛−二二 代理人 弁理士 １）淵 博 昭：′（外２名）−〇
Claims (2)
- （１）自己が所有するプログラムに応じて動作する複数
のマイクロプロセサと、上記複数のマイクロプロセサの
処理に応じてデータの入出力を行なう複数の入出力装置
と、上記複数のマイクロプロセサならびに入出力装置が
共通にアクセスできる共有メモリを有し、上記複数のマ
イクロプロセサと複数の入出力装置と共有メモリをバス
で接続し処理プログラムをモジュール構造にして上記各
マイクロプロセサが各モジュールを任意に実行できるよ
うにしたマルチプロセサシステムにおいて、上記複数の
マイクロプロセサは個別に自己が所有するプログラムを
格納するメモリと、割込み実行命令を入力し該入力が割
込み実行命令であるかどうかを判定する割込み判定回路
とを備え、上記複数のマイクロプロセサがそれぞれ上記
メモリに所有しているプログラムモジュール以外の処理
を実行させる必要が生じた時は、上記バスを経由して他
のマイクロプロセサに対して上記割込み実行命令を出力
し、該当する割込み処理プログラムモジュールを所有し
ている上記他のマイクロプロセサを意識せずに上記割込
み実行命令に応じたプログラムモジュールを実行させる
ようにしたことを特徴とするマルチプロセサシステムに
おける制御方式。 - （２）割込み判定回路は、上記割込み実行命令によるコ
マンド信号を受けて該割込み実行命令が出力されたこと
を検出して一致信号を出力するデコード回路と、上記割
込み実行命令によるプログラム番号信号を受けて自己が
所有するプログラム番号を記憶しているステータスメモ
リからプログラム番号値を入力し、該プログラム番号値
と上記プログラム番号信号とを比較して両者が一致した
ときプログラム番号一致信号を出力するプログラム番号
一致検出回路と、上記一致信号とプログラム番号一致信
号とのＡＮＤ条件をとり割込み信号を出力するＡＮＤ回
路と、上記割込み信号が入力されたときに上記プログラ
ム番号一致検出回路から一致したプログラム番号値を入
力し、上記割込み実行命令を出力したマイクロプロセサ
にかわり上記プログラム番号値に対応したプログラムの
処理を実行するＣＰＵとからなることを特徴とする上記
特許請求の範囲第（１）項記載のマルチプロセサシステ
ムにおける制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20796484A JPS6186863A (ja) | 1984-10-05 | 1984-10-05 | マルチプロセサシステムにおける制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20796484A JPS6186863A (ja) | 1984-10-05 | 1984-10-05 | マルチプロセサシステムにおける制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6186863A true JPS6186863A (ja) | 1986-05-02 |
| JPH022179B2 JPH022179B2 (ja) | 1990-01-17 |
Family
ID=16548436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20796484A Granted JPS6186863A (ja) | 1984-10-05 | 1984-10-05 | マルチプロセサシステムにおける制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6186863A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5532118A (en) * | 1978-08-28 | 1980-03-06 | Fujitsu Ltd | Data processing system |
| JPS57100551A (en) * | 1980-12-15 | 1982-06-22 | Toshiba Corp | Computer system |
| JPS58169661A (ja) * | 1982-03-31 | 1983-10-06 | Fujitsu Ltd | デ−タ処理システム |
| JPS5960673A (ja) * | 1982-09-30 | 1984-04-06 | Toshiba Corp | 電子計算機システム |
-
1984
- 1984-10-05 JP JP20796484A patent/JPS6186863A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5532118A (en) * | 1978-08-28 | 1980-03-06 | Fujitsu Ltd | Data processing system |
| JPS57100551A (en) * | 1980-12-15 | 1982-06-22 | Toshiba Corp | Computer system |
| JPS58169661A (ja) * | 1982-03-31 | 1983-10-06 | Fujitsu Ltd | デ−タ処理システム |
| JPS5960673A (ja) * | 1982-09-30 | 1984-04-06 | Toshiba Corp | 電子計算機システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH022179B2 (ja) | 1990-01-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4598356A (en) | Data processing system including a main processor and a co-processor and co-processor error handling logic | |
| JPS5841538B2 (ja) | マルチプロセツサシステム ノ ユウセンセイギヨホウシキ | |
| JPH01150963A (ja) | 計算機におけるｉｐｌ方法 | |
| US4703419A (en) | Switchcover means and method for dual mode microprocessor system | |
| JPH0282343A (ja) | マルチプロセッサシステムの割込処理方式 | |
| JPH022179B2 (ja) | ||
| JPS6352241A (ja) | マイクロプロセツサ | |
| JPH0140368B2 (ja) | ||
| JPS5942331B2 (ja) | プロセツサソウチノセイギヨホウシキ | |
| JPH0114616B2 (ja) | ||
| JPH04302352A (ja) | マルチプロセッサシステム | |
| JPS61110241A (ja) | マルチプロセツサ割り込み制御装置 | |
| JPH0512387A (ja) | 画像処理装置 | |
| JPS63153635A (ja) | デ−タ転送速度指定方式 | |
| JPH05282243A (ja) | バスマスター装置及び該装置を用いた電子機器 | |
| JPS6352240A (ja) | デ−タ処理装置 | |
| JPH0784933A (ja) | 入出力制御ボード | |
| JPH03175538A (ja) | 二重化処理装置 | |
| JPS59111516A (ja) | インタ−フエイス切り換え方式 | |
| JPH03122744A (ja) | コンピュータシステム | |
| JPH01291359A (ja) | マルチマイクロプロセッサ装置 | |
| JPH0869382A (ja) | 半導体装置 | |
| JPH01243158A (ja) | 情報処理装置 | |
| JPS63307566A (ja) | チャネル装置 | |
| JPS62226364A (ja) | 情報処理装置 |