JPS62265733A - 混成集積回路装置 - Google Patents

混成集積回路装置

Info

Publication number
JPS62265733A
JPS62265733A JP61109821A JP10982186A JPS62265733A JP S62265733 A JPS62265733 A JP S62265733A JP 61109821 A JP61109821 A JP 61109821A JP 10982186 A JP10982186 A JP 10982186A JP S62265733 A JPS62265733 A JP S62265733A
Authority
JP
Japan
Prior art keywords
circuit
substrate
pellets
hybrid integrated
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP61109821A
Other languages
English (en)
Inventor
Yoshifumi Moriyama
森山 好文
Shinya Yoshioka
吉岡 伸哉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP61109821A priority Critical patent/JPS62265733A/ja
Publication of JPS62265733A publication Critical patent/JPS62265733A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/851Dispositions of multiple connectors or interconnections
    • H10W72/874On different surfaces
    • H10W72/884Die-attach connectors and bond wires
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00Package configurations
    • H10W90/701Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/721Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
    • H10W90/724Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00Package configurations
    • H10W90/701Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/754Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00Package configurations
    • H10W90/701Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/756Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink

Landscapes

  • Wire Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は混成集積回路装置に関し、特に、半導体素子お
よび薄膜受動素子ペレットを有する混成集積回路装置に
関する。
〔従来の技術〕
従来、この種の混成集積回路装置は第2図に示されるよ
うに、リードフレーム1上に回路パターン3を有する回
路基板2を設け、その上に半導体素子ペレット5および
薄膜受動素子ペレット6を搭載し、素子ペレット電極部
と回路基板上電極部とをワイヤーボンディングにより接
続し、しかる後に樹脂又はケースにより封止して製品と
していた。
〔発明が解決しようとする問題点〕
しかし、この種の混成集積回路は、リードフレーム上の
回路基板上に半導体素子ベレ・:、hおよび薄膜受動素
子ベレッ)・をマウン)〜し、ワイヤーホンディングを
行なっているために、基板上のベレッ1〜周辺部にワイ
ヤーボンディング用の余白部を必要とし、実装効率が低
いという欠点があった。
また、全てのベレッl−と基板間の接続をワイヤーボン
ディングにより行なっているために、ワイヤーホンディ
ングに高い信頼性が要求されると同時に、ボンディング
からモールド成型間における工程中の取板いに十分な注
意をして断線、接触等を起さないようにする必要があっ
た。
本発明の目的は、従来の欠点を除去し、回路パターンの
設計の自由度が大きく、高密度実装が可能になり、かつ
機械的衝撃につよく製作工程中の取扱いが容易な混成集
積回路装置を提供することにある。
〔問題点を解決するための手段〕
本発明の混成集積回路装置は、リードフレーム上に回路
パターンを有する回路基板を設け、その回路基板上に半
導体ペレットおよび又は薄膜受動素子ペレットをバンブ
電極を介し接続する構造を有している。
〔実施例〕
次に、本発明の実施例について図面を参照して説明する
。第1図は本発明の一実施例の断面図である。第1図に
示されているように、リードフレーム1上に導体回路パ
ターン3を形成した樹脂あるいはセラミックスからなる
回路基板2を搭載し、この回路基板上に半導体素子ペレ
ット5および薄膜回路素子ペレット6をバンブ電極4を
介して接合する。なお、図示されているように素子はバ
ンブ構造のため素子領域の下にも配線を配することもで
きる。また、回路基板上電極とリードフレームの外部リ
ード端子部との接合には従来通リボンディングワイヤー
7を用いてワイヤーボンディングを行なう。
その後、樹脂又はケースにより封止して製品を完成する
が、本実施例ではトランスファーモールドにより封止す
ることにより繰作が簡単で小型化された混成集積回路を
容易に得ることができる。
〔発明の効果〕
以上説明したように本発明は、リードフレーム上に設置
された回路パターンを有する回路基板上に、半導体素子
ペレットおよび又は薄膜回路素子ペレットをバンブによ
り接合することにより以下のような効果が得られる。
(1)従来ワイヤーボンディングに必要としていた素子
周囲の余白部が不要となり、高密度実装が可能となり、
素子ペレットのマウント工程および素子ベレッI−電極
−回路基板電極間のワイヤーボンディング工程が不要と
なる。
(2〉素子ペレット下部の配線が可能となり、回路の高
密度化が可能となると同時に回路パターン設計が容易な
しのとなる。
(3)機械的衝撃につよい構造のためペレ・ント接合後
の製作工程における取扱いが容易となる。
【図面の簡単な説明】
第1図は本発明の一実施例の混成集積回路装置の断面図
、第2図は従来の混成集積回路装置の一例の断面図であ
る。 1・・・リードフレーム、2・・・回路基板、3・・・
導体回路パターン、4・・・バンブ電極、5・・・半導
体素子ペレット、6・・・薄膜回路素子ペレット、7・
・・ボンディングワイヤー、8・・・マウンI・剤。 ワー 已 ¥−1詔 −1峯2図

Claims (1)

    【特許請求の範囲】
  1.  リードフレーム上に回路パターンを有する回路基板を
    設け、該回路基板上に半導体素子ペレットおよび又は薄
    膜受動素子ペレットを搭載してなる混成集積回路装置に
    おいて、該半導体素子ペレットおよび又は薄膜受動素子
    ペレットをバンプ電極を介して搭載したことを特徴とす
    る混成集積回路装置。
JP61109821A 1986-05-13 1986-05-13 混成集積回路装置 Pending JPS62265733A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP61109821A JPS62265733A (ja) 1986-05-13 1986-05-13 混成集積回路装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61109821A JPS62265733A (ja) 1986-05-13 1986-05-13 混成集積回路装置

Publications (1)

Publication Number Publication Date
JPS62265733A true JPS62265733A (ja) 1987-11-18

Family

ID=14520059

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61109821A Pending JPS62265733A (ja) 1986-05-13 1986-05-13 混成集積回路装置

Country Status (1)

Country Link
JP (1) JPS62265733A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6457641U (ja) * 1987-09-30 1989-04-10

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS50147292A (ja) * 1974-05-15 1975-11-26
JPS6041249A (ja) * 1983-08-17 1985-03-04 Nec Corp 混成集積回路装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS50147292A (ja) * 1974-05-15 1975-11-26
JPS6041249A (ja) * 1983-08-17 1985-03-04 Nec Corp 混成集積回路装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6457641U (ja) * 1987-09-30 1989-04-10

Similar Documents

Publication Publication Date Title
JP3129928B2 (ja) 樹脂封止型半導体装置
JPH11251355A (ja) 集積回路用のワイヤーボンドされたパッケージの方法と装置
JP2000133767A (ja) 積層化半導体パッケ―ジ及びその製造方法
JPH11312780A (ja) 半導体装置およびその製造方法
JPH08148603A (ja) ボールグリッドアレイ型半導体装置およびその製造方法
US20030042591A1 (en) Electronic component with at least two stacked semiconductor chips, and fabrication method
JPH01303730A (ja) 半導体素子の実装構造とその製造方法
JPH1074887A (ja) 電子部品及びその製造方法
JPH0322544A (ja) 半導体装置
JPS62265733A (ja) 混成集積回路装置
JPH04144269A (ja) 混成集積回路装置
JP2000223649A (ja) マルチチップ用チップ・スケールicパッケージ
JP2002026239A (ja) 半導体装置およびその製造方法
JPH11126856A (ja) 半導体装置の製造方法
JPH0817960A (ja) Qfp構造半導体装置
JP2917932B2 (ja) 半導体パッケージ
JP2822990B2 (ja) Csp型半導体装置
JPS6276753A (ja) 半導体装置およびその製造方法
JPH02153557A (ja) 樹脂封止型半導体装置
JPS61284951A (ja) 半導体装置
JPH0222886A (ja) 混成集積回路
JP2770530B2 (ja) フィルムキャリアパッケージ
JPH0199245A (ja) Icパッケージ
CN117038624A (zh) 引线上固定芯片的封装结构及方法
JP2880817B2 (ja) 半導体集積回路装置