JPS62276655A - Ｄｍａ転送方式 - Google Patents
Ｄｍａ転送方式Info
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- JPS62276655A JPS62276655A JP12073586A JP12073586A JPS62276655A JP S62276655 A JPS62276655 A JP S62276655A JP 12073586 A JP12073586 A JP 12073586A JP 12073586 A JP12073586 A JP 12073586A JP S62276655 A JPS62276655 A JP S62276655A
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- JP
- Japan
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- transfer
- data
- byte
- dma
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
［概 要］
ワード単位にメモリとの間のデータ転送を制御するＤＭ
Ａ制御装置と、バイト単位にデータを転送する装置との
間において、バイト転送をワード転送に変換し、メモリ
のストローブ信号を制御することにより、ワード／バイ
トの両方の形式による転送およびメモリへの書き込みを
可能としたものである。
Ａ制御装置と、バイト単位にデータを転送する装置との
間において、バイト転送をワード転送に変換し、メモリ
のストローブ信号を制御することにより、ワード／バイ
トの両方の形式による転送およびメモリへの書き込みを
可能としたものである。
［産業上の利用分野］
本発明は、入出力装置のデータを転送する転送装置と記
憶装置間のＤ Ｍ Ａ転送に係わり、特にバイト単位に
データを転送する転送’ＡＴＬと複数バイトからなるワ
ード単位の記憶装置間のＤ Ｍ Ａ転送方式に関する。
憶装置間のＤ Ｍ Ａ転送に係わり、特にバイト単位に
データを転送する転送’ＡＴＬと複数バイトからなるワ
ード単位の記憶装置間のＤ Ｍ Ａ転送方式に関する。
中央処理装置（以下、ＣＰＵと略記する）を介さず、直
接転送装置が主記憶装置にアクセスし、読出しおよび書
込みを行うのがＤＭＡであって、情報処理装置において
広く行われている。
接転送装置が主記憶装置にアクセスし、読出しおよび書
込みを行うのがＤＭＡであって、情報処理装置において
広く行われている。
転送装置のデータバスは通常８ビット幅であり、主記憶
装置のデータ幅は通常１６ビツトまたは３２ビツトであ
る。
装置のデータ幅は通常１６ビツトまたは３２ビツトであ
る。
従って、ＤＭＡにおいて主記憶装置に端数ハイドが生ず
る場合には特別の処理を要し、最も効率的な処理方法が
要望される。
る場合には特別の処理を要し、最も効率的な処理方法が
要望される。
［従来の技術］
ハイド単位でデータを転送する転送装置と複数バイトか
らなるワード単位の記憶装置間のＤ Ｍ Ａ転送には、
従来衣の二つの方式があった。
らなるワード単位の記憶装置間のＤ Ｍ Ａ転送には、
従来衣の二つの方式があった。
第１の方式は、第急図（ａ）に示すように、ハイ゛ト単
位にデータを転送する装置に合せて、ＤＭＡ転送自体を
バイト転送する方式であり、第２の方式は同図（ｂ）に
示すように、転送装置からのバイトデータを上位・下位
に切り換えてワード単位として転送する方式である。
位にデータを転送する装置に合せて、ＤＭＡ転送自体を
バイト転送する方式であり、第２の方式は同図（ｂ）に
示すように、転送装置からのバイトデータを上位・下位
に切り換えてワード単位として転送する方式である。
［発明が解決しようとする問題点］
上記の従来のＤＭＡ転送方式によれば、第１の方式では
転送時間が２倍必要であり、第２の方式では記憶装置上
のデータ管理単位がワード単位となっており、ＤＭＡ転
送の最初および最後が端数バイトのときは、誤りによる
消去、重ね書き等が発生する恐れのあるものであった。
転送時間が２倍必要であり、第２の方式では記憶装置上
のデータ管理単位がワード単位となっており、ＤＭＡ転
送の最初および最後が端数バイトのときは、誤りによる
消去、重ね書き等が発生する恐れのあるものであった。
本発明は、このような問題点を解消した新規なりＭＡ転
送方式を提供しようとするものである。
送方式を提供しようとするものである。
［問題点を解決するための手段］
第１図は本発明のＤＭＡ転送方式の原理ブロック図を示
す。
す。
第１図において、１はバイト単位にデータを転送する転
送装置、２は２バイトからなるワードｍ位の記憶装置、
３はワード単位にＤＭＡ転送を制御するＤＭＡ制御装置
である。
送装置、２は２バイトからなるワードｍ位の記憶装置、
３はワード単位にＤＭＡ転送を制御するＤＭＡ制御装置
である。
４はバイトデータを保持するフリ、ブフロ・７プの２＆
１１と切換スイッチから成り、転送装置１からのバイト
幅のバスをワード幅のバスに変換するバス切換回路であ
る。
１１と切換スイッチから成り、転送装置１からのバイト
幅のバスをワード幅のバスに変換するバス切換回路であ
る。
５は転送装置１からのストローブ信号をカウントし、バ
ス切換回路４を制御するバス切換制御手段である。
ス切換回路４を制御するバス切換制御手段である。
６は予め設定されたフラグにより、記憶装置２へのデー
タストローブ信号を制御するデータストローブ制御手段
である。
タストローブ信号を制御するデータストローブ制御手段
である。
バス切換回路４は、バス切換制御手段５の制御によって
、転送装置１からのバイト幅データを、ワード転送、上
位側バイト転送または下位側バイト転送の何れにも変換
可能となる。
、転送装置１からのバイト幅データを、ワード転送、上
位側バイト転送または下位側バイト転送の何れにも変換
可能となる。
データストローブ制４１１手段４において、予めセント
したフラグにより記憶装置２の上位および下位ハイドご
とのデータストローブを制御することにより記憶装置２
への書込みをワード単位／ハイド単位の何れの形式にも
行うことが可能となる。
したフラグにより記憶装置２の上位および下位ハイドご
とのデータストローブを制御することにより記憶装置２
への書込みをワード単位／ハイド単位の何れの形式にも
行うことが可能となる。
［作用］
上記の構成をとることによって、Ｄ Ｍ Ａ転送はワー
ド単位で高速に行い、Ｄ Ｍ Ａ転送の先頭又は／及び
最終をバイト単位に管理して書き込むことが可能となる
。
ド単位で高速に行い、Ｄ Ｍ Ａ転送の先頭又は／及び
最終をバイト単位に管理して書き込むことが可能となる
。
［実施例］
以下第２図及び第３図に示す実施例により、本発明をさ
らに具体的に説明するゆ 第２図は本発明の一実施例のプロ７り図である。
らに具体的に説明するゆ 第２図は本発明の一実施例のプロ７り図である。
図において、１はバイト単位にデータを転送する転送装
置、２は２バイトからなるワード単位の記憶装置、３は
ワード単位にＤＭＡ転送を制御するＤＭＡ制御装置であ
る。
置、２は２バイトからなるワード単位の記憶装置、３は
ワード単位にＤＭＡ転送を制御するＤＭＡ制御装置であ
る。
４１および４２は転送装置１がらのデータバイトをラッ
チするフリップフロップであって、４１は記ｊＱ装置２
の上位バイトに書き込むためにラッチし、４２は記憶装
置２の下位ハイドに書き込むためにラッチする。４３は
マルチプレクサ（以下、Ｍ Ｐ Ｘと略記する）であっ
て、転送装置１からのデータをフリップフロップ４１と
４２の何れかに切り換える。
チするフリップフロップであって、４１は記ｊＱ装置２
の上位バイトに書き込むためにラッチし、４２は記憶装
置２の下位ハイドに書き込むためにラッチする。４３は
マルチプレクサ（以下、Ｍ Ｐ Ｘと略記する）であっ
て、転送装置１からのデータをフリップフロップ４１と
４２の何れかに切り換える。
５１は１ビツトのカウンタであって、転送装置１からの
ストローフ゛イ言号Ｂをカウントして、そのカラント結
果のデータを、ＭＰＸ切換切換信号上位ラッチ信号Ｅお
よび下位ラッチ信号Ｆとして出力する。
ストローフ゛イ言号Ｂをカウントして、そのカラント結
果のデータを、ＭＰＸ切換切換信号上位ラッチ信号Ｅお
よび下位ラッチ信号Ｆとして出力する。
６１はフラグ１用ラツチ、６２はフラグ２用ラツチであ
り、６３および６４は記憶装置２へのデータストローブ
信号を制御するＡＮＤゲートである。
り、６３および６４は記憶装置２へのデータストローブ
信号を制御するＡＮＤゲートである。
フラグ１は上位のデータストローブ信号Ｇをマスクする
ためのフラグであり、プログラムにより予めセットされ
、最初のデータストローブ信号の終りでリセット（この
部分図示省略）される。
ためのフラグであり、プログラムにより予めセットされ
、最初のデータストローブ信号の終りでリセット（この
部分図示省略）される。
フラグ２は下位のデータストローブ信号Ｉ（をマスクす
るためのフラグであり、転送要求信号Ａと転送装置から
のストローブ信号Ｂと転送終了信号ＣとＭＰＸ切換信号
りとの論理積でセットされ、データストローブ信号の終
りでリセット（この部じて記憶装置２へのアドレス信号
とデータストローブ信号が出力される。
るためのフラグであり、転送要求信号Ａと転送装置から
のストローブ信号Ｂと転送終了信号ＣとＭＰＸ切換信号
りとの論理積でセットされ、データストローブ信号の終
りでリセット（この部じて記憶装置２へのアドレス信号
とデータストローブ信号が出力される。
ＤＭＡ制御装置３からのデータストローブ信号は、ＡＮ
Ｄゲート６３および６４によって、記憶装置２の上位ス
トローブ信号Ｇと下位ストローブ信号Ｈに分けられ、上
位ストローブ信号Ｇはフラグ１が“１″のときＡＮＤゲ
ート６３によってマスクされ、下位ストローブ信号Ｈは
フラグ２が“１″のときＡＮＤゲート６４によってマス
クされる。
Ｄゲート６３および６４によって、記憶装置２の上位ス
トローブ信号Ｇと下位ストローブ信号Ｈに分けられ、上
位ストローブ信号Ｇはフラグ１が“１″のときＡＮＤゲ
ート６３によってマスクされ、下位ストローブ信号Ｈは
フラグ２が“１″のときＡＮＤゲート６４によってマス
クされる。
カウンタ５１は、転送要求信号Ａによってカウントを開
始するが、フラグ１がセットされていないときはＭＰＸ
４３が上位からスタートし、フラグ１がセットされてい
るときは、ＭＰＸ４３が下位からスタートするようプリ
セットされる。
始するが、フラグ１がセットされていないときはＭＰＸ
４３が上位からスタートし、フラグ１がセットされてい
るときは、ＭＰＸ４３が下位からスタートするようプリ
セットされる。
第３図は、本発明の実施例における各信号のタイミング
を示すタイミングチャートである。
を示すタイミングチャートである。
第３図では、６バイトのＤＭＡ転送を行い、１バイト目
は記憶装置の下位にバイト書込みし、２〜５バイトはワ
ード書込みし、７バイト目は上位にバイト書込みする例
を示している。
は記憶装置の下位にバイト書込みし、２〜５バイトはワ
ード書込みし、７バイト目は上位にバイト書込みする例
を示している。
（１）最初のバイトを下位バイトから書き込むため、プ
ログラムによりフラグ１をセットしておく。
ログラムによりフラグ１をセットしておく。
そのためカウンタ５１は、転送要求信号Ａの立上りによ
り、ＭＰＸ４３の下位側（Ｌ）から転送装置のストロー
ブ信号Ｂのカウントを開始する。
り、ＭＰＸ４３の下位側（Ｌ）から転送装置のストロー
ブ信号Ｂのカウントを開始する。
（２）最初のバイトは下位側にラッチされ、バイト転送
される。ＤＭＡ制御装置からは最初のアドレスとストロ
ーブ信号が出力されるが、上位のデータストローブ信号
はフラグ１によってマスクされ、記憶装置２へは下位バ
イトにのみ書込みが行われる。データストローブ信号の
終りでフラグ１はリセットされる。
される。ＤＭＡ制御装置からは最初のアドレスとストロ
ーブ信号が出力されるが、上位のデータストローブ信号
はフラグ１によってマスクされ、記憶装置２へは下位バ
イトにのみ書込みが行われる。データストローブ信号の
終りでフラグ１はリセットされる。
（３）転送装置１からの次のストローブ信号Ｂでカウン
タ５１は反転し、ＭＰＸ４３は上位側（Ｕ）に切り換わ
り、第２のバイトは上位にラッチされ、その次のストロ
ーブ信号Ｂでカウンタ５１は再び反転して第３のバイト
は下位にラッチされ、ワード転送される。Ｄ Ｍ Ａ制
御装置３からの次のアドレスとデータストローブ信号に
よりワード書込みが行われる。第４および第５のバイト
についても同様にワード転送され、ワード書込みされる
。
タ５１は反転し、ＭＰＸ４３は上位側（Ｕ）に切り換わ
り、第２のバイトは上位にラッチされ、その次のストロ
ーブ信号Ｂでカウンタ５１は再び反転して第３のバイト
は下位にラッチされ、ワード転送される。Ｄ Ｍ Ａ制
御装置３からの次のアドレスとデータストローブ信号に
よりワード書込みが行われる。第４および第５のバイト
についても同様にワード転送され、ワード書込みされる
。
（４）転送装置１からの６番目のストローブ信号Ｂによ
りＭＰＸ＋ｊＪ換信号りは車信号（Ｕ）となり、第６の
バイトは上位側にラッチされ、転送終了信号Ｃによりバ
イト転送される。図に小円で示したように、転送要求信
号Ａとストローブ信号Ｂと転送終了信号ＣとＭＰＸ切換
信号（（Ｕ）側のとき６１′）Ｄとの論理積によりフラ
グ２がセ・７トされ、下位のデータストローブ信号Ｈは
マスクされて、第６のバイトは上位へバイト書込みされ
る。フラグ２はそのデータストローブ信号Ｈの終りでリ
セットされる。
りＭＰＸ＋ｊＪ換信号りは車信号（Ｕ）となり、第６の
バイトは上位側にラッチされ、転送終了信号Ｃによりバ
イト転送される。図に小円で示したように、転送要求信
号Ａとストローブ信号Ｂと転送終了信号ＣとＭＰＸ切換
信号（（Ｕ）側のとき６１′）Ｄとの論理積によりフラ
グ２がセ・７トされ、下位のデータストローブ信号Ｈは
マスクされて、第６のバイトは上位へバイト書込みされ
る。フラグ２はそのデータストローブ信号Ｈの終りでリ
セットされる。
［発明の効果］
以上説明のように本発明によれば、データ転送および記
憶装置への書込み／読出しを、ワード単位ならびにバイ
ト単位に管理して行うことが可能となり、転送速度を向
上し、記憶装置への書込みを効率よく且つ確実に行うこ
とを可能としたもので、その実用上の効果は大きい。
憶装置への書込み／読出しを、ワード単位ならびにバイ
ト単位に管理して行うことが可能となり、転送速度を向
上し、記憶装置への書込みを効率よく且つ確実に行うこ
とを可能としたもので、その実用上の効果は大きい。
第１図は本発明の原理ブロック図、
第２図は本発明の一実施例のブロック図、第３図は本発
明の実施例のタイミングチャート、第４図は従来例のブ
ロック図である。 図面において、 ■は転送装置、 ２は記憶装置、３はＤＭＡ制
御装置、 ４はバス切換回路、５はバス切換制御手段
、 ６はデータストローブ制御手段、 ４１、４２はフリップフロップ、 ４３はマルチプレクサ（ＭＰＸ）、 ５１はカウンタ、 ６Ｌ ６２はフラグラッ
チ、６３、６４はＡＮＤゲート、 をそれぞれ示す。 本発明の原理ブロック図 第１図 より 本発明の一実７１１１のフロック図 第 ２ 図 本発明の実原５すのタイミングチャート第 ３ 図
明の実施例のタイミングチャート、第４図は従来例のブ
ロック図である。 図面において、 ■は転送装置、 ２は記憶装置、３はＤＭＡ制
御装置、 ４はバス切換回路、５はバス切換制御手段
、 ６はデータストローブ制御手段、 ４１、４２はフリップフロップ、 ４３はマルチプレクサ（ＭＰＸ）、 ５１はカウンタ、 ６Ｌ ６２はフラグラッ
チ、６３、６４はＡＮＤゲート、 をそれぞれ示す。 本発明の原理ブロック図 第１図 より 本発明の一実７１１１のフロック図 第 ２ 図 本発明の実原５すのタイミングチャート第 ３ 図
Claims (1)
- 【特許請求の範囲】 バイト単位にデータを転送する転送装置（１）と、複数
バイトからなるワード単位のデータ幅を有する記憶装置
（２）間を、ワード単位にＤＭＡ転送を制御するＤＭＡ
制御装置（３）を用いて行うＤＭＡ転送において、 転送装置（１）からのストローブ信号をカウントし、そ
の出力により、転送装置（１）からのデータバスを切換
えを行うバス切換回路（４）を制御するバス切換制御手
段（５）と、 予め設定したフラグにより、記憶装置（２）へのデータ
ストローブ信号を制御するストローブ制御手段（６）と
を備え、 記憶装置（２）への転送、ならびに記憶装置（２）への
書込みを、ワードおよびバイトの何れの形式でも可能に
なるよう構成したことを特徴とするＤＭＡ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12073586A JPS62276655A (ja) | 1986-05-26 | 1986-05-26 | Ｄｍａ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12073586A JPS62276655A (ja) | 1986-05-26 | 1986-05-26 | Ｄｍａ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62276655A true JPS62276655A (ja) | 1987-12-01 |
Family
ID=14793688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12073586A Pending JPS62276655A (ja) | 1986-05-26 | 1986-05-26 | Ｄｍａ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62276655A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01145753A (ja) * | 1987-12-02 | 1989-06-07 | Hitachi Ltd | ダイレクトメモリアクセス・コントローラ |
| JPH0222756A (ja) * | 1988-07-12 | 1990-01-25 | Matsushita Electric Ind Co Ltd | Ｄｍａ転送データ幅変換装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5846727A (ja) * | 1981-09-14 | 1983-03-18 | Nec Corp | ジヨセフソン効果を用いた電流注入型論理ゲ−ト回路 |
| JPS60189052A (ja) * | 1984-03-07 | 1985-09-26 | Seiko Epson Corp | メモリアクセス制御装置 |
-
1986
- 1986-05-26 JP JP12073586A patent/JPS62276655A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5846727A (ja) * | 1981-09-14 | 1983-03-18 | Nec Corp | ジヨセフソン効果を用いた電流注入型論理ゲ−ト回路 |
| JPS60189052A (ja) * | 1984-03-07 | 1985-09-26 | Seiko Epson Corp | メモリアクセス制御装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01145753A (ja) * | 1987-12-02 | 1989-06-07 | Hitachi Ltd | ダイレクトメモリアクセス・コントローラ |
| JPH0222756A (ja) * | 1988-07-12 | 1990-01-25 | Matsushita Electric Ind Co Ltd | Ｄｍａ転送データ幅変換装置 |
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