JPS62276850A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 （イ）産業上の利用分野 本発明は高集積化に適する半導体装置の製造方法に関す
るものであり、隣接する異なる導電型の半導体領域を分
離する素子分離領域の専有面積を小きくすると共に、該
素子分離領域によって囲まれる素子領域が該素子分離領
域との界面付近で結晶性が書なわれるのを防止する製法
を提供しようとするものである。

〈ロン　従来の技術 ′１８．導体装置の高集積化を実現するため、選択酸化
法に代わる新しい素子分離法が多く開発され、報告され
ている。ＣＭＯＳデバイスにおいては素子分離領域を単
に縮少するたけではウェル形成における不純物の拡散や
ランチアップという問題がある。これらの点を考慮した
深い素子分離領域を形成する分駈技％ｉｒの開発が要請
きれており、選択エビ分離法を改良する１方法が、笠井
他’　ＣＭＯ８におけるＫｌｌｌｌｌ幅素子分離技術」
＜ｉＫ学技報ｖＯ！。

８５　Ｎｏ３０３　　Ｐ　１〜Ｐ６）に紹介されている
。これは、半導体基板に開口部を設け、この開口部を画
成する内債１面に絶Ｒ膜を設け、この絶１縁膜上を含め
前記開口部内に上記半導体基板から単結晶ノリフンを選
択エピタキ：ノヤル成長きせるようにしている。この方
法では、形成される単結晶シリコンの、絶縁膜の界面付
近に結晶欠陥を生してしまうというおそれがある。

（ハ）発明が解決しようとする問題点 開口部内に形成きれた単結晶シリコンに、絶縁膜との界
面付近で結晶欠陥が生しると、その部分での特性劣化を
肪止する為、その部分を素子領域としないようにする必
要がある。これは半導体基板内に無効領域を形成してし
まうことになり高集積化を実現する上から問題がある。

本発明はこの点に留意してなされたものであり、開口部
内に形成される単結晶シリコンの、絶縁膜に隣接する部
分における結晶性を改善することができる製造方法を提
供しようとするものである。

（ニ）　問題点を解決するための手段 本発明は、第１導電型を呈する半導体基板上に選択的に
開口部を備えて該半導体基板上にランド部と該開口部と
を設ける工程と、前記ランド部の外表面に絶縁膜を付設
する工程と、前記開口部に臨むｎ２半導体基板内に不純
物イオンを注入する工程と、前記絶縁膜上の前記開口部
に臨む部分にアモルファスシリコンよりなる中間膜を形
成する工程と、固相成長法により前記中間膜を単結晶シ
リコンよりなる半導体膜に変成する工程と、その後、前
記開口部内に前記第１導電型とは異なる第２導電型を呈
する単結晶シリコンよりなる半導体層をエピタキシャル
成長法により形成する工程を含む半導体装置の製造方法
である。

（ホ）作用 本発明は上述のように、開口部に臨む絶縁膜上にアモル
ファスシリコンよりなる半導体膜を形成し、これを同相
成長法によって単結晶シリコンよりなる半導体膜に変成
し、その後に、上記開口部内に単結晶シリコンよりなる
半導体層をエピタキシャル成長法により形成するように
しているので、上記絶縁膜に隣接する部分の単結晶シリ
コンはその結晶性が上記同相成長法の採用により害なわ
れず、また後工程のエピタキシャル成長法にて上記開口
部内に形成される半導体層も基板と上記変成きれた半導
体膜とに配向きれた良質な単結晶シリコンにて構成きれ
る。

（へ）実施例 次に本発明方法の１実施例を図示工程図を利用して説明
する。第１図〜第６図は本発明方法によって製造される
半導体装置の１つのＣＭＯ３部分の断面を工程順に示し
ている。

半導体基板（１）は低抵抗１Ω・ＣのＰ型ノリコン単結
晶基板であり、この基板の表面（２）は（１００）面と
されている。この基板に開口部（３）を形成するためこ
の開口部以外の部分に、ＳｉＯ２膜、Ｓｉ３Ｎ＋膜及び
５ｉＯｚ膜の３暦からなるマスク（４）を付設し、この
マスクを利用してシリコン基板（１）にＲＩＥにより開
口部（３）を選択的に形成する。この開口部（３）の形
成によって、マスク（４）下に残されている部分（５）
はランド部と呼ばれる。第１図はこのようにして開口部
（３）とランド部（５）とを設けてなる基板の部分断面
図を示ｌ−ている。

次にマスク（４）を除去して、熱酸化法により基板（１
）表面に厚さ０１岬の５ｉ０２膜（６）を形成し、続い
て減圧ＣＶＤ法によって厚き０．１５−の５ｉｘＮ＋膜
（７）を堆積きれる。その後、開口部（３）底面に付設
された両地縁膜（６）＜７）をＲＩＥ法によって除去し
、この開口部底面における基板表面を露出きせる。二７
チングきれて露出した開口部底面の基板表面を犠牲酸化
し、続いて開口部内にｎウェルを形成するために不純物
であるリンイオン（Ｐ９〉をウェハ全面にＩ　Ｘ　１０
”　ＣｌＴｌ−２だけイオン注入する（第２図）。

次に、犠牲酸化膜を除去した後、減圧ＣＶＤ法によりＳ
ｉＨ＋を熱分解させ基板全面にアモルファスシリコンよ
りなる中間膜（８）を約０．６１Ｊｒｎ堆積許せる。尚
、堆積条件は、基板温！ｇ５５０°Ｃ１Ｓ　Ｉ　Ｈ４／
Ｉｉ量５０ｃｃ１分、真空度５００クリトール、堆積時
間３０分である（第３図参照）。

次に、ＲＩＥ技術により、縦方向にのみエツチングを施
し、第４図に示す如く開口部＜３）ｒ’ｌ′Ｉの絶縁膜
（７）の上にのみアモルファスシリコンよりなる中間膜
（９）を残す。

次に、この中間膜を固相成長法によりｉ結晶ンリコンよ
りなる半導体膜（１０）に変成きせる。この固相成長法
による変成条件は、基板温度６００°Ｃ１Ａｒガス流量
２００ｃｃ／分、真空度１５０ミリトール、変成時間約
５０時間である。このようにして、単結晶ノリコンより
なる半導体膜（１０）で囲まれた開口部（３）が得られ
る（第５図）。

次に、上記開口部（３）内に単結晶シリコンの選択エピ
タキシャル成長を行ない、該開口部内に半導体層（１１
）を設ける。このときの成長条件は、基板温度９５０℃
、真空度５０ミリトール、ガスＳ　ｉ　Ｈ２Ｃ，１２Ｈ
ＣＩ　　Ｈ２、パターン方向＜１００＞である。半導体
層（１１）は、下地シリコン基板中にイオン注入法によ
り高濃度の燐が注入されているため、成長中に燐の自己
拡散が起りｎ型半導体とぎれている。第６図はエピタキ
シャル成長工程後の基板の部分断面図を示しており、半
導体ｆｆ１（１１）の下部にｎｏの埋込Ｎ！！（１２）
が形成されている。このようにして、基板（１）上に、
ｎ？＋ン不ルＦＥＴを形成するためのＰ型半導体部（１
３）とＰチャンネルＦＥＴを形成するためのｎ型半導体
部（１４＞とを深い素子分離部を構成する絶縁膜（６）
（７）を中間に挾んで形成するようにしている。

ＣＭＯ３を構成する一組の半導体部（１３）（１４）の
各外側に、ＬＯＣＯ５法を用いてフィールド領域を形成
し、次いで各半導体部に、一般の製法に従ってｎｆヤン
ネルＦＥＴとＰチャンネルＦＥＴとをそれぞれ形成し、
ＣＭＯ３を製造する。

（ト）発明の効果 本発明は一方の導電型を呈する半導体基板の開口部に臨
む壁面に絶縁膜を設けこの絶縁膜上にアモルファスシリ
コンよりなる中間膜を付設しこの中間膜を同相成長法を
用いて単結晶シリコンよりなる半導体膜に変成しその後
、上記開口部内に単結晶シリコンをエピタキシャル成長
法によって成長させるようにしているので、このように
して成長された単結晶シリコンは絶縁膜との界面付近に
おいても固相成長時に得られる精度の結晶性を呈するも
のが得られ素子領域の全域を有効利用することができ高
集積化と特性の安定化に資することができる。

【図面の簡単な説明】

第１図〜第６図は本発明方法の１実施例の工程説明図で
ある。 （１）・・・半導体基板、（３）・・・開口部、〈５）
・・・ランド部、（６＞（７）・・・絶縁膜、（９）・
・・中間膜、〈１０）・・・半導体膜、（１１）・・・
半導体層。

Claims (1)

【特許請求の範囲】
1. （１）第１導電型を呈する半導体基板上に選択的に開口
   部を備えて該半導体基板上にランド部と該開口部とを設
   ける工程と、前記ランド部の外表面に絶縁膜を付設する
   工程と、前記開口部に臨む前記半導体基板内に不純物イ
   オンを注入する工程と、前記絶縁膜上の前記開口部に臨
   む部分にアモルファスシリコンよりなる中間膜を形成す
   る工程と、固相成長法により前記中間膜を単結晶シリコ
   ンよりなる半導体膜に変成する工程と、その後、前記開
   口部内に前記第１導電型とは異なる第２導電型を呈する
   単結晶シリコンよりなる半導体層をエピタキシャル成長
   法により形成する工程を含む半導体装置の製造方法。