JPS6214231A - ２進数のビツト並列加算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、２の補数内の２進数をビット並列に加算する
ための装置に関する。

〔従来の技術〕

２の補数内の２進数をビット並列に加算するための装置
であって、それぞれ同一の重みの２進数ビットに対する
入力端と１つの中間和および１つのキャリビットを出力
するための１つの和出力端および１つの桁上げ出力端と
を有する第１の加算器の１つの群を有し、またキャリビ
ットから成る１つのキャリワードおよび中間和ビットか
ら成る１つの中間和ワードから１つの和ワードを形成す
るための１つの加算装置を有する装置の１つはたとえば
図書「コンピュータ・アリスメティソク（Ｃｏｍｐｕｔ
ｅｒ　Ａｒｉｔｈｍｅｔｉｃ）　Ｊ　、ケー・ワンプ（
Ｋ、Ｈｗａｎｇ）著、ジョン・ライレイ・アンド・サン
ズ（Ｌｏｈｎ　Ｗ１１ｅｙ　ａｎｄ　５ｏｎｓ）　　に
ューヨーク）出版、１９７９年、第９８〜１０３頁、特
に第４．２図から公知である。各第１の加算器は、それ
ぞれ３つの互いに加算すべき２進数の同値のビットで占
有されている３つの入力端を有する。第１の加算器の和
出力端は加算装置の第１の入力端に、また（最上位の加
算器を例外として）第１の加算器の桁上げ出力端は加算
装置の第２の入力端に導かれている。加算装置の出力端
には１つの和ワードが加算の結果として現れる。“キャ
リープロパゲート”原理による加算装置とは異なって、
今の場合にはすべての第１の加算器の桁上げが３つの２
進数の加算の際に同時に形成され、またキャリワードと
して第１の加算器から取出される中間和ワードとならん
で加算装置内の加算のために利用される。このように構
成された加算装置はいわゆる“キャリーセイブ原理によ
り作動する。

２の補数内の２進数を加算するための“キャリーセイブ
装置では、第１の加算器から供給される和が１つの中間
和ワードおよび１つのキャリワードの形態に分離されて
表現されるので、誤った加算結果または和ワードに通ず
るオーバーフロー効果が生ずる。このような誤りは、比
較的小さい和ワードが反対の符号を有するより大きい中
間和ワードおよびキャリワードから形成されるときに生
ずる。

〔発明が解決しようとする問題点〕

本発明の目的は、冒頭に記載した種類の装置であって、
上記のオーバーフロー効果が生じない装置を提供するこ
とである。

〔問題点を解決するための手段〕

この目的は、本発明によれば、特許請求の範囲第１項の
装置により達成される。

本発明の好ましい実施態様は特許請求の範囲第２項ない
し第１０項にあげられている。

〔発明の効果〕

本発明により得られる利点は特に、このようなオーバー
フロー効果、従ってまた加算誤りを惹起するであろう中
間和およびキャリワードが簡単な補正対策により単に両
方の最上位の第１の加算器の範囲内で、誤りのある加算
結果を確実に回避する形態にもたらされることである。

〔実施例〕

以下、図面に示されている好ましい実施例により本発明
を一層詳細に説明する。

第１Ｅ！ｌには、それぞれ３つの入力端を有する３つの
加算器ＡＤｎ−，、Ａｒ）ｎ−２およびＡＤｎ−３が示
されている。ＡＤｎ　”’　ｌの第１の入力端は１つの
９桁の２の補数で表された２進数Ａの最上位のビットａ
。−１で、ＡＤｎ−２の第１の入力端はａｎ−２で、ま
たＡＤｎ−３の第１の入力端はａｎ−３で占有されてい
る。別の図示されていない加算器の第１の入力端は別の
ビットａ。−４ないしａＱで占有されている。類偵の仕
方で個々の加算器ＡＤＩの第２の入力端はそれぞれ２の
補数で表された１つの２進数Ｂの個々のビ’ｙ　トｂｎ
−１、ｂｎ−２・・・で占有されており、他方これらの
加算器の第３の入力端はそれぞれ１つの第３の２進数り
の個々のビットｄ。−２、ｄｎ−３と接続されている。

その際に数りは、その符号ビットを２倍にすることによ
り１つの９桁の数に補われている１つの（ｎ−１＞桁の
２進数として理解すべきであり、その際に符号ビットは
それぞれＡＤｎ−１およびＡＤｎ−２の第３の入力端に
供給される。

Ａ、ＢおよびＤの加算により生ずる結果は“キヤリーセ
イプ”原理に従って２つの分離された信号により、すな
わち加算器ＡＤＩの和出力端からビットごとに取出し可
能な中間和ワード５ｎ−１，５ｎ−２，３ｎ−３・−３
０とＡｒ）ｌの桁−ヒげ出力端からビットごとに取出し
可能なキャリワードＣｎ％ｃｎ−１、Ｃｎ　−２”・Ｃ
Ｉとによ灼示される。

いま両ワードは１つの加算装置ＡＳ内で個々の加算器Ａ
ｓｎ−１、ＡＳｎ−２−ＡＳｏによりＡ十Ｂ＋Ｄの結果
を表す和ワードに一括される。そのためにＡＳの第１の
入力端１１．１２．１３などは通常の仕方で中間和ワー
ドの個々のビン）ｓｙｌ−１，５ｎ−２、ａｎ−３など
で占有され、また第２の入力端２１．２２などは通常の
仕方でキャリワードのビットＣｎ−１、Ｃｎ−２などで
占有される。その際にキャリワードの最上位のビットｃ
ｎは先ず省略される。次いで出力端３１．３２．３３な
どに和ワードが与えられる。

ＡＳのこのような従来通常の入力端占有は第１図中で、
ＡＤｎ−、のビット５ｎ−１を発する出カ端と入力端１
１との間およびＡＤｎ”’　２のビ、７トｃｎ−１を発
する桁上げ出力端と入力端２１との間の（そこには示さ
れていない）直接接続により、また１２．１３および２
２の記入されている占有により具象的に説明され得よう
。

ｎ＝’ｌを有する第１の数値例で単に２桁の２進数を考
察し、またＡ＝−２、Ｂ＝ＯかつＤ−−１（これは２の
補数表示でＡ＝１０．Ｂ＝００かつｎ＝１１を意味する
）を仮定すると、中間和ワード３１．Ｓ（１”’０＋　
　１が値＋１に、およびキャリワードｃ２．ｃｌ＝１．
Ｏが値−４に相応して生ずる。しかし、Ｃ２は加算の際
に、特別にそのために１つの別の加算器ＡＳｎを設けな
くてよいように、省略されるべきであるので、Ｃ２の省
略の際に値０に相応して１つのキャリワードｃｌ＝Ｑに
、従ってまた（中間和ワードからの）部分和十１　（キ
ャリワードからの）部分和０により１つの（誤りのある
）結果＋１に通ずるオーバーフロー効果によりそれをし
なければならない、しかし、キャリワードＣ２，Ｃ１を
許せば、部分和はこれから−４であり、このことは−３
の１つのく正しい）結果を生ずるであろう。

ｎ＝２を有する第２の数値例ではＡ＝１．Ｂ−１かつＤ
−−１であるものとする。これは２の補数では数Ａ−０
１、Ｂ−０１かっＤ＝ｌＩに相当する０次いで加算は値
−１に相当する部分和ｓ１゜Ｓ［１＝Ｌ　　１および−
２の値を有するｃｌ＝ｌに、すなわち−３の誤った結果
に通ずる。再びＣ２”−０を考慮するときのみ、＋２の
値を有する０、　　１の部分和ｃ２、ｃ１、従ってまた
ｓ１、！Ｑと一緒に正しい結果＋１が生ずる。しかし、
Ｃ２を省略すると、この場合にもオーバーフロー効果が
存在する。

本発明によれば、最上位の加算器ＡＤｎ−１の後に、３
つの入力＃２ないし４を有する１つの補正回路ｌが接続
されている。これらの入力端のうち入力端２はｃｎで、
入力端３は５ｎ−１で、また入力端４はＣ１−１で占有
されている。補正回路ｌの第１の出力端５はＡＳの入力
端２１と、また第２の出力端６はＡＳの入力端１１と接
続されている。補正回１１１のなかでＣ６およびＣ６−
１が互いに比較される。その際に、Ｃｎ≠Ｃｎ−１であ
れば、入力端２に与えられているキャリビットｃｎが５
ｎ−１の代わりに出力端６に通される。

Ｃｎ”Ｃｎ−１の際のみ、５ｎ−１が出力端６に、従っ
てまた人力Ｉ１１に与えられる。ごうじて補正された出
力端６における和ビ・７トはＳ　（。−１）ｋと呼ばれ
る。出力端５は常にＣｎと接続されており、このことは
第１図中に入力端２と出力端５との間の破線の接続によ
り示されている。それによってｃｎは常にＡＳｏ−、の
入力端２１に通される。この対策により、加算器ＡＤ、
の出力端に生ずる中間和ワードおよびキャリワードをオ
ーバーフロー効果の生起の際に、ＡＳ内に１つの別の加
算器ＡＳｎを使用せずに正しい結果が形成されるように
補正することが成就される。

第１の数値例の場合には補正回路１により下記の補正が
実行される。ＣＩが０２−１により置換され、従ってＣ
Ｉの桁値を考慮する際に今やこれに対して補正された部
分和−２が生ずる。さらにＳｌｋ”１であり、従って和
ワードＳｌｋ、Ｓ。

は１．１になり、従ってまた−１の補正された部分和が
生ずる。両方の補正された部分和は出力端３１．３２・
・・に、−３の所望の加算結果に相当する１つの和ワー
ドを生ずる。

第２の数値例の場合には補正回路１により下記の補正が
実行されるｓｃｌがＣ２−０により置換され、従って補
正された部分和０が生ずる。さらに３１１Ｌ”０であり
、従って和ワード’１１１１１′０は０．１になり、従
ってまた＋１の補正された部分和に相当する。両方の補
正された部分和は出力端３１．３２・・・に、＋１の正
しい加算結果に相当する１つの和ワードを生ずる。

補正回路１により行われる補正対策は３またはそれ以上
の桁数の２進数Ａ、ＢおよびＤの加算の際にも応用可能
である。なぜならば、この場合にはもはや無視すべきで
ないキャリビットｃ。−２は前記の補正対策を必要とし
ないからである。

入力端１１．１２・・・および２１．２２・・・の前に
対応付けられている中間和メモリ７．９．１４・・・お
よび８．１０・・・により、加算器ＡＤＩのキャリビッ
トおよび中間和ビットが一時記憶され、また１つのクロ
７クパルスの生起の際に共通に加算器ＡＳ、に伝達され
る。このような装置は、レジスタ７．９．１４・・・お
よび８．１０の出力が第２の加算器ＡＤＩ’の１つの行
の第１および第２の入力端に供給され、その際にこれら
の後に対応付けられているレジスタ７′、９′・・・お
よび８′、１０′・・・の出力端がＡＳの入力端１１，
１２・・・および２１．２２・・・と接続されている形
態に拡張され得る。他方において、第２の加算器の行に
は、それぞれ後に接続されている中間メモリを有する第
３および第４の加算器の同一の仕方で構成された行が続
いてよく、その際にこれらの加算暴行の最後の行の中間
メモリ出力端は加算装置Ａｓの前記入力端と接続されて
いる。その際に中間メモリは、１つの考察している行の
中間和ワードおよびキャリワードがそれぞれ共通にすく
次の行に伝達されるようにクロックされ、その際に８察
している行は、１つの他の加算過程に属する先行の行の
中間和ワードおよびキャリワードと同一のクロックを与
えられる。

行から行へと加算結果をステップ状に後段に伝達し、ま
た中間メモリによりそれぞれ互いに隔てられた個々の行
のなかの種々の加算過程を同時に処理するこのシステム
は文献中で“バイプライニングと呼ばれている。これに
ついては雑誌［米国電気電子学会論文簗計算機＆ｉ　（
Ｉｌ！Ｉ！Ｅ　Ｔｒａｎｓａｃｔｉｏｎｓ　ｏｎ　Ｃｏ
ｍｐｕｔｅｒｓ　）　、１　、第Ｃ−２７巻、第９号、
１９７８年９月、第８５５〜８６５頁を参照されたい。

各加算器付ＡＤＤ、ＡＤＩ　’などのなかで最上位の加
算器ＡＤｎ−１、ＡＤｎ−、’などの後に、本発明によ
れば、オーバーフロー効果に起因する加算誤りを回避す
るため、それぞれ１つの補正回路１．１′などが接続さ
れている。

第２図には、リカーシブな回路構成内で３つの２進数の
ビット並列な加算の役割をする第１の加算器ＡＤＩの第
１の行への本発明の応用が示されている。既に第１図に
より説明された回路部分は同一の参照符号を付されてい
る。回路点１１１２・・・および２１．２２・・・の後
に再び出力＃３１．３２・・・を有する加算装置Ａｓが
対応付けられている。ＡＤ、の第１の入力端はそれぞれ
、この加算器の和出力端の後に対応付けられている中間
メモリ７．９、】４・・・の出力端と接続されている。

詳細には、ＡＤｎ−、の第１の入力端は中間メモリ７の
出力端と、ＡＤｎ　−２の第１の入力端は中間メモリ９
の出力端と、ＡＤｎ−３の第１の入力端は中間メモリ１
４の出力端と接続されている（以下同様）。ＡＤ、の第
２の入力端はそれぞれ、次に低い重みの加算器内で形成
されたキャリビットの中間記憶の役割をする中間メモリ
８、ｌＯ・・・の出力端と接続されている。こうして、
たとえばＡＤｎ−２の第２の入力端は中間メモリ１０の
出力端と接続されている。加算器ＡＤ、の第３の入力端
は第１図に相応して１つの２進数りのビットｄ。−２、
ｄｎ−３・・・ｄｏで占有されている。

いま一連の相続くクロック周期内で、たとえばそれぞれ
１つのアナログ信号の対応付けられている振幅値に相当
する一連の２進数ＤＩが与えられ、また中間メモリ７．
９．１４・・・および８．１０・・・が同一のクロック
で作動せしめられると、第１のクロック周期の終端でレ
ジスタ７．９．１４などのなかに第１の数りから導き出
された中間和ピッ１−ｓ（ｎ−リ　１４％　５ｎ−２−
ａｎ−３が得られる０次いでこれらは第２のクロック周
期の開始時にＡＤＩの第１の入力端に、また一連の２進
数のうちの次の数りはＡＤ＋の第３の入力端に供給され
る０次いで第３およびすべての他のクロック周期の開始
時に中間メモリ８．１０などの出力端のキャリビットは
ＡＤＩの第２の入力端に、中間メモリ７．９．１４など
の出力端の中間和ビットはＡＤ、の第１の入力端に、ま
たそれぞれ１つの別の２進数りは第３の入力端に与えら
れている。その際に相続く２進数Ｄｉのｗ！続的な加算
が行われる。このような再帰的な装置はアキュムレータ
と呼ばれる。アキュムレータが使用されるディジタルフ
ィルタ回路については、たとえば米国電気電子学会会報
（Ｐｒｏｃｅｅｄｉｎｇｓ　ｏｆ　ｔｈｅ　Ｉ［！ｆ！
Ｅ　）、第６３１、第４号、１９７５年４月、第６３３
〜６４８頁、特に第１６図および第１７図およびその説
明を参照されたい。

第１図により説明した補正回路１は第２図による再帰的
回路にも使用されている。その際、第１図に相応して一
時メモリ８の入力端は補正回路１の出力端と接続されて
おり、一時メモリ８の出力端は入力端２１およびＡＤｎ
−、の第２の入力端と接続されている。回路点１１．１
２・・・および２１．２２・・・から補正された中間和
ワードおよびキャリワードが取出され得る。

第３図には、２の補数内の４つの２進数のビット並列な
加算の役割をするように第２図による装置を拡張した例
がポされている。この場合、既に第２図に示された加算
器ＡＤ、の後にそれぞれ、３つの入力端を有する追加的
な加算器ＺＡ、が接続されている。加算器ＡＤＩの下側
の出力側は既に第２図により説明した仕方で接続されて
いるが、相違点として、中間メモリ７．９．１４・・・
および８．１０は省略されており、第２図中で加算器Ａ
ＤＩの下側の出力側からそれぞれその−Ｌ側の入力端へ
延びている再帰的な接続は同じく省略されており、また
第２図中で加算器ＡＤ、の下側に配置されている回路点
１１．１２・・・および２１．２２は今や加算器ＡＤ、
および追加的な加算器ＺＡ１の行の間に配置されている
。従って、これらの回路点、それらに生ずる信号および
補正回路１は第２図中と同一の参照符号に“Ｚ″または
“２″を追加した参照符号を付されている。その際、回
路点Ｚ１１および２２１はＺＡｏ−、の第１の両入力端
と、回路点２１２およびＺ２２はＺＡｎ−２の第１の両
入力端と、また回路点２１３はＺＡｎ−３の第１の入力
端と接続されている（以下同様）。

追加的な加算器ＺＡ、はそれらの下側の出力側で第２図
中の加算器ＡＤＩと同じ仕方で同一の回路部分と接続さ
れている。その際に再帰的な接続がＺＡ、の下側の出力
側から加算器ＡＤ、の上側の入力側へ導かれている。経
線には回路点１１はＡＤｎ−、の第１の入力端と、回路
点２１はその第２の入力端と、回路点１２および２２は
ＡＤｎ−２の第１の両入力端と、また回路点１３はＡＤ
。−３の第１の入力端と接続されている（以下同様）。

回路点１１．１２．１３・・・に生ずる中間和ワードは
第１の２進数を、回路点２１．２２・・・に生ずるキャ
リワードは第２の２進数を、第２図に相応してＡＤ、の
第３の入力端に与えられる数りは第３の２進数を、また
追加的な加算器ＺＡ、の第３の入力端ＤＰＩに与えられ
る数Ｅは第４の２進数を表し、これらはそれぞれビット
並列に互いに加算される０回路点１１．１２・・・およ
び２１．２２・・・には百び中間和ワードおよびキャリ
ワードが生じ、これらから１つの加算装置Ａｓ内で所望
の和ワードが形成される。ＡＤｎ−、およびＡＤｎ−２
の出力端から取出されるビット２Ｓｎ−１およびＺＣ（
１−１は第１図により説明した仕方で補正回路ｚｉによ
り、またＺＡ、−、およびＺＡｏ−２の出力端から取出
されるピッ）３ｎ−１およびＣｎ−１は補正回路１によ
り補正される。

第３図による装置は相応の仕方で加算器ＺＡ。

の後に接続されている別の加算器の付加により２の補数
内の５つまたはそれ以上の２進数の加算用として拡張さ
れ得る。このような各加算器行のなかで、本発明によれ
ば、最上位の両加算器から発せられるビットの補正が前
記の仕方で、すなわち補正回路Ｚ１．１および相応に構
成された別の補正回路により行われる。５つまたはそれ
以上の２進数の加算用として複数個の加算器行から形成
された回路装置はたとえば図書「コンピュータ・アリス
メテインク（Ｃｏ＋ｍｐｕｔｅｒ　Ａｒｉｔｈｍｅｔｉ
ｃ）　Ｊ　、ケー・ワンプ（Ｋ、Ｈｗａｎｇ）著、ジジ
ン・ライレイ・アンド・サンズ（Ｌｏｈｎ　Ｗｉｌｅｙ
　ａｎｄ　５ｏｎｓ）　　にューヨーク）出版、１９７
９年、第１００〜１０３頁、特に第４．３図に示されて
いる。

第４図には、構成および作動の仕方の点でその他の加算
器ＡＤＩおよびＺＡ、に相当する加算器ＡＤｎ−１のＣ
ＭＯ３技術で構成された回路例が示されている。この場
合、１つの回路点Ｐｌは３つのそれぞれ３要素のトラン
ジスタ直列回路を介して、供給電圧ＶＤＤを与えられて
いる１つの端子１５と接続されている。第１のトランジ
スタ直列回路はＰチャネル−スイッチングトランジスタ
ＴＩおよびＴ２から、第２のトランジスタ直列回路はＰ
チャネル−スイッチングトランジスタＴ１およびＴ３か
ら、また第３のトランジスタ直列回路はＰチャネル−ス
イッチングトランジスタＴ４およびＴ５から成っている
。Ｔ１のゲートはＡＤｎ−１のｄ。−２で占有されてい
る第３の入力端を介して、Ｔ２および１゛４のゲートは
ｂｎ−１で占有されている第２の入力端を介して、また
Ｔ３およびＴ５のゲートはａｎ−１で占有されている第
１の入力端を介して駆動可能である。他方においてＰｌ
は３つの２要素のトランジスタＩＵ列回路を介して、基
準電位を与えられている１つの端子１６と接続されてい
る。これらの直列回路Ｔ６およびＴ７、Ｔ６およびＴ８
ならびにＴ９およびＴＩＯはそれぞれＮチャネル−電界
効果トランジスタから構成されている。Ｔ６のゲートは
ｄｎ−２により、Ｔ７およびＴ９のゲートはｂｎ−１に
より、またＴ８およびＴＩＯのゲートはａｎ−１により
駆動される０回路点Ｐ１はＡＤｎ−、の１つの桁上げ出
力ｆｉＡｃ；Ｃに相当し、そこから反転された桁上げ信
号εｎが取出され得る。

他の１つの回路点Ｐ２は３つのＰチャネル−スイッチン
グトランジスタＴ１１ないしＴＩ３を介してそれぞれ端
子１５と、また第３の回路点Ｐ３は３つのＮチャネル−
スイッチングトランジスタＴ１４ないしＴ１６を介して
それぞれ端子１６と接続されている。その際にＴ１１お
よびＴ１４はそれぞれｄ。−２を介して、Ｔ１２および
′ｒ１５はそれぞれす。−１を介して、またＴ］３およ
びＴＩ６はそれぞれａｎ−１を介して駆動可能である０
回路点Ｐ２およびＰ３は１つのＰチャネル−スイッチン
グトランジスタＴ１７および１つのＮチャネル−スイッ
チングトランジスタＴ１８の直列回路を介して互いに接
続されており、その際にＴＩ？およびＴ１８のゲートは
Ｐｌと接続されており、他方においてＴ１７および７１
８の接続点はＡＤｏ−、の反転された和ピッｌ−ｓ。−
１が生ずる１つの出力端ＡＧＣを成している。この出力
端ＡＧＣは追加的にＰチャネル−スイッチングトランジ
スタＴ１９ないしＴ２］の１つの３要素面列回路を介し
て端子１５と、またＮチャネル−スイッチングトランジ
スタＴ２２ないしＴ２４の１つの３要素面列回路を介し
て回路点１６と接続されている。その際にＴ１９および
Ｔ２２のゲートはｄｎ−２により、Ｔ２０およびＴ２３
のゲートはｂｎ−１により、またＴ２１およびＴ２４の
ゲートはａｎ−１により駆動可焼である。

次表は、加算器ＡＤＨ−＋およびその後に接続されてい
る補正回路１から成る部分回路に対する１つの関数表で
ある。各行には先ずこの部分回路の４つの入力端に供給
されるビットａｎ−Ｉｓ　ｂｎ−１、ｄｎ−１およびＣ
ｎ−１が示されており、ただしＣｎ−１は反転された形
式Ｅｎ−＋で示されている。最後の２つの列には、それ
ぞれ前の４つの列のビットに関係して出力６Ｆ４５およ
び６に生ずるビットＣｆｉおよび５（ｎ−１）ｋが示さ
れており、その際にこれらは同しく反転された形式でｄ
ｎおよびＴ／ｎ−１）ｋとして示されてＬする。

ａｎ−１ｂｎ−１ｄｎ−Ｉ　　　　　　Ｃｎ−Ｉ　　　
　　　Ｃｎ　　　　　５（ｎ−１）ｌ＜Ｑ　　　　　Ｏ
Ｏ０１１ ０１１００，１ 第５図には、ＡＤｎ−１および補正回路１から成り前述
の関数表を満足するＣＭＯ３技術で構成された回路例が
示されている。この部分回路は第３図による回路からの
わずかな変更または拡張により得られる。この目的で先
ず第３図によるトランジスタＴ１７およびＴｌＢが互い
に分離され、また次いで再び１つのＰチャネル−スイッ
チングトランジスタＴ１７ａおよび１つのＮチャネル−
スイッチングトランジスタＴ１８ａ（これらのスイッチ
ングトランジスタのゲートは反転されたキャリビットε
ｎ−１により駆動可能である）の直列回路により互いに
接続される。Ｔ１７ａおよびＴ１８ａの接続点は、反転
されかつ補正された和ビットｓ　　（ｎ−１）ｂが取出
され得る１つの出力端ＡＧＳ　’を成している。その際
にＴ１７ａはＡＧＳ’とＴ１７との間に、またＴ１８ａ
はＡＧＳ’とＴ１８との間に配置されている。ＰＩは、
１つのＰチャネル−スイッチングトランジスタＴ２５お
よび１つのＮチャネル−スイッチングトランジスタ７２
６の直列回路から成る１つのインバータの入力端１７と
接続されている。この直列回路は、ＶＤＤと接続されて
いる１つの端子１８と基準電位に接続されでいる１０の
端子１９との間に接続されている。さらに、同じく端子
１８と１９との間に接続されているスイッチングトラン
ジスタ］゛２７ないしＴ３０の１つの４要素前列回路が
設けられている。

その際にＴ２７およびＴ２ＢはＰチャネル　トランジス
タとして、またＴ２９およびＴ３０はＮチャネル−トラ
ンジスタとして構成されている。

この直列回路の内側に位置する両トランジスタＴ２８お
よびＴ２９の接続点は出力端ＡＧＳ　’と接続されてお
り、Ｔ２８およびＴ２９のゲートはインバータＴ２５、
Ｔ２６の出力端を介して駆動される。Ｔ２７およびＴ３
０のゲートは供給され反転されたキャリビットτｎ−１
により駆動可能である。オーバーフロー条件Ｃｙ１≠Ｃ
ｎ−１に対しては、この回路ではトランジスタＴ１７ま
たはＴａ２ １７ａのそれぞれ１つおよびさらにトランジスタ７１Ｂ
またはＴ１８ａのそれぞれ１つが阻止され、従って出力
端ＡＧＳ’はＰ２からもＰ３からも遮断されている。他
方においてＥｎ−＋＝ＯによりトランジスタＴ２７が導
通状態に切換えられ、このことはオーバーフロー条件の
存在の際に出力端２０に間じく与えられるＯにより７２
Ｂの導通状態に通ずる。それによって１つの１が出力端
ＡＧＳ′に伝達される＊Ｅｎ−１＝１ではＴ３０が導通
し、このことはオーバーフロー条件および出力端２０に
与えられる１のために７２７の導通に通じ、従ってＡＧ
Ｓ　’から１つのＯが取出され得る。

第６図には、第２図による１つのアキュムレータを含む
一次の再帰的フィルタが示されている。

２の補数で表されており１つのアナログ入力信号の走査
された振幅値の列に相当しており入力端２３に相続くク
ロック周期でそれぞれ与えられる０桁の２進数Ｄｉの列
は先ず、ｎ個の中間メモリから成る１つの遅延回路２４
内でビット並列に１つのクロック周期時間だけ遅延させ
られ、その後にそれぞれアキュムレータＡＤ、の第３の
入力端に供給される。これからそれぞれ導き出された中
間和ワードおよびキャリワードは、中間メモリ７．９．
１４・・・および８．１０・・・から成る１つの遅延回
路２５内で別の１つのクロック周期時間だけ遅延させら
れ、その後に１つの再帰的ループ２６を介してアキュム
レータの第１および第２の入力端に供給される。その際
に両ワードは個々の加算器ＡＤ、への対応付けをｍビッ
トだけ右方または左方へずらされ得る。このことは１つ
の評価器２６ａ内の２−ｍまたは２ｒｌ″による乗算に
相当する。

再帰的ループ２６を介して供給されたワードは、それぞ
れ直ぐ後に続くクロックによりＡＤ＋の第３の入力端に
与えられる２進数りに加算される。

遅延回路２５の出力端に生ずる中間和ワードおよびキャ
リワードは加算装置ＡＳにその入力端１１．１２・・・
２１．２２を介して供給され、またフィルタリングされ
たディジタル出力信号ＤＩ’に合成される。

第７図には、ｉ１１延回路２５から出力される中間和ワ
ードおよびキャリワードが、ＡＤｔ、ＺＡ（により示さ
れている第３図による１つのアキュムレータに供給され
る点で第６図と異なる１つの二次の再帰的フィルタが示
されている。これから出力される中間和ワードおよびキ
ャリワードは、（第３図のレジスタ７．９．１４・・・
および８．１０・・・に相当する）１つの遅延回路２７
内で１つのクロック周期時間だけ遅延させられ、また１
つの再帰的ルー１２８を介してアキュムレータＡＤＩの
第１の両入力端にもアキュムレータＡＤ１、ＺＡ最の第
１の両入力端にも供給される。

両ワードは再び第３図によるアキュムレータの個々の加
算器ＡＤ、への対応付けをｍビットだけ右方または左方
へずらされ得る。このことは１つの評価器２８ａ内の２
−ｍｌまたは２　ｍ　ｌによる乗算に相当Ｔる。こうし
て評価されたワードは次いでさらに第２図によるアキュ
ムレータの個々の加算器ＡＤ＋への対応付けをｍ２ビッ
トだけ右方または左方へずらされ得る。このことは１つ
の評価器２８ｂ内の２−ｍ２または２　ｍ　３による乗
算に相当する。

ＡＤ、の第３の入力端はＤ＋で、またＡ　１）　、　。

ＺＡ、の第３および第４の入力端は遅延回路２５から出
力された第１のアキュムレータＡＤＩの中間和ワードお
よびキャリワードで占有されている。

遅延回路２７の出力端に生ずる中間和ワードおよヒキャ
リワードは加算装置ＡＳにその入力端１１゜１２・・・
２１．２２・・・を介して供給され、またフィルタリン
グされたディジタル出力信号ＤＩ’に合成される。

１つのｎ次の再帰的フィルタ内では類似の仕方で第２図
による１つのアキュムレータおよび第３図によるｎ−１
個のアキュムレータが使用され得る。

第８図には、３桁の２進数（ｎ−３）に対する加算装置
ＡＳの回路例が示されている。この場合、加算器ＡＳ２
は２つの半加算器ＡＳ２’およびＡＳ２″を、また加算
器Ａｓ、は１つの半加算器Ａｓ　、　ｌを有する。入力
端１１および２１　（第１図）はＡＳ２’の入力端を、
また入力端１２および２２はＡＳＩ’の入力端を成して
いる。入力端１３を介して１つの和ビットｓｏは供給さ
れるがキャリビットは供給されない最小重みの“加算器
゛はこの場合、入力端１３を出力６１ｉ１３３と接続す
る１０の導１ｊ！２９に簡単化されている。入力端１２
および２２に和ビット３重およびキャリビットｃ１を供
給される半加算器ＡＳ１′は１つの和ビットを出力（１
１ｉ１３２に、また１つのキャリビットを半加算器ＡＳ
２’の一方の入力端に供給し、その他方の入力端にはＡ
Ｓ２’から出力される和ビットが与えられる０次いでＡ
Ｓ２’は１つの和ビットを出力端３１に供給する。半加
算器ＡＳ２’およびＡＳ１′の出力端の後には一時メモ
リ３４ないし３６が、またＡＳ２’の出力端の後には一
時メモＩＪ３７が接続されている。別の一時メモリ３８
、３９および４０を導線２９内にまたはレジスタ３６の
出力端と出力端３２との間に挿入することにより、結果
を形成する和ピントが同時に出力端３１ないし３３に到
達するようにすることができる。

一時メモリ３４ないし４０は一時メモリ７．９．１４・
・・および８、ＩＯ・・・などと同一のクロックで作動
せしめられる。半加算器ＡＳＩ’およびＡＳ＋＃の処理
時間は比較的短いので、加算値ｆＡＳのそれぞれ２つの
加算回行を１つの二重行にまとめ、このような各二重行
の後に一時メモリの１つの行を接続することは目的にか
なっている。第８図で、このことは一時メモリ３４ない
し３６および３８が省略されることを意味する。４桁ま
たはそれ以上の桁の２進数への第８図の３ビット加算器
の拡張は、追加すべき各桁に対して半加算器の行をそれ
ぞれ左方に１つの半加算器だけ補い、同時に行の数をそ
れぞれ１だけ高めることにより行われる。４桁の和ワー
ドおよびキャリワードを加算するための第８図により構
成された加算回路は米国電気電子学会論文簗計算機＆ｉ
　（ＩＥＥＥ　Ｔｒａｎｓａｃｔｌｏｎｓ　ｏｎ　Ｃｏ
ｍｐｕｔｅｒｓ　）　、第Ｃ−２７巻、第９号、１９７
８年９月、第８６３〜８６４頁、特に第７ｂ図に示され
ている。

すべての一時メモリ７．９．１４・・・および８．１０
・・・ならびに３４・・・４０はマスタースレーブ・フ
リップフロップの形態でシフトレジスタ回路として構成
されていることが目的にかなっている。

第１図ないし第３図による実施例の変形として、２つの
最−Ｆ位の加算器、たとえばＡＤｎ−、およびＡＤｎ−
２のほかに、各群はそれに続く重みの別の加算器、たと
えばＡＤ、−３およびＡ１）ｎ−今をもそれぞれそれら
の第３の入力端を介して１つの供給される２進数りまた
はＥの１つの同一のビットで占有されていてよい、この
ことは、２の補数で表された２進数の１つの符号乗算に
相当する。

【図面の簡単な説明】

第１図は３つの２進数をビット並列に加算するだめの本
発明による装置のブロック図、第２図は再帰的な回路内
で３つの２進数をビット並列に加算するための本発明に
よる装置のブロック図、第３図は再帰的な回路内で４つ
の２進数をビット並列に加算するための本発明による装
置のブロック図、第４図は第１図ないし第３図中の１つ
の部分回路の回路図、第５図はＣＭＯ３技術で実現され
た部分回路の回路図、第６図は第２図による装置の応用
例のブロック図、第７図は第３図による装置の応用例の
ブロック図、第８図は第１図の別の１つの部分回路の例
のブロック図である。 ｌ・・・補正回路、７〜１０・・・一時メモリ、１１．
１２・・・入力端、１４・・・一時メモリ、１５．１６
・・・端子、１７・・・入力端、１８．１９・・・端子
、２０・・・出力端、２１．２２・・・入力端、２５．
２７・・・ｉｌＩ延回路、２６．２８・・・再帰的ルー
プ、Ａ・・・２進数、ＡＤ・・・加算器、ＡＧＣ，ＡＧ
Ｓ　’・・・出力端、Ａｓ・・・加算装置、Ｂ・・・２
進数、Ｃ・・・キャリビット、Ｄ、Ｅ・・・２進数、Ｐ
１〜Ｐ３・・・回路点、Ｓ・・・中間和ビット、Ｔ・・
・トランジスタ、ＺＡ・・・追加的な加算器。 ＦＩｏ　６ ＦＩｏ　７ ＦＩｏ　８

Claims (1)

1. 【特許請求の範囲】 １）２の補数内の２進数をビット並列に加算するための
   装置であって、それぞれ同一の重みの２進数ビットに対
   する入力端と中間和およびキャリビットを出力するため
   の和出力端および桁上げ出力端とを有する第１の加算器
   （ＡＤ＿ｉ）の群を有し、またキャリビットから成るキ
   ャリワードおよび中間和ビットから成る中間和ワードか
   ら和ワードを形成するための加算装置（ＡＳ）を有する
   装置において、最上位から２番目の重みを有する第１の
   加算器（ＡＤ＿ｎ＿−＿１）のキャリビット（ｃ＿ｎ＿
   −＿１）が最上位の第１の加算器（ＡＤ＿ｎ＿−＿１）
   のキャリビット（ｃ＿ｎ）により置換され、また最上位
   の第１の加算器（ＡＤ＿ｎ＿−＿１）の後に第１の補正
   回路（１）が接続されており、第１の補正回路（１）内
   でこの加算器の中間和ビット（ｓ＿ｎ＿−＿１）が、両
   最上位の第１の加算器（ＡＤ＿ｎ＿−＿１、ＡＤ＿ｎ＿
   −＿２）のキャリビット（ｃ＿ｎ、ｃ＿ｎ＿−＿１）が
   等しくない場合には、最上位の第１の加算器（ＡＤ＿ｎ
   ＿−＿１）のキャリビット（ｃ＿ｎ）により置換される
   ことを特徴とする２進数のビット並列加算装置。 ２）第１の補正回路（１）を含む第１の加算器（ＡＤ＿
   ｉ）により得られた第１の中間和およびキャリビットが
   第１の中間メモリ（７、８、１４・・・、８、１０・・
   ・）を介して加算装置（ＡＳ）に与えられることを特徴
   とする特許請求の範囲第１項記載の装置。 ３）第１の補正回路（１）を含む第１の加算器（ＡＤ＿
   ｉ）により得られた第１の中間和およびキャリビットが
   第１の中間メモリ（７、８、１４・・・、８、１０・・
   ・）を介して与えられ、第１の中間メモリの後に加算器
   の少なくとも１つの別の群が接続されており、１つのこ
   のような別の群の加算器はそれぞれ、それぞれすぐ前に
   対応付けられている加算器の群の同値の中間和およびキ
   ャリビットに対する入力端と、中間和およびキャリビッ
   トを別の中間メモリを介してそれぞれすぐ後に対応付け
   られている加算器の群に、または最後の群の場合には加
   算装置（ＡＳ）に与えるための和および桁上げ出力端と
   を有し、またすべての別の群の最上位の加算器の後にそ
   れぞれ第１の補正回路（１）に相応する別の補正回路が
   接続されていることを特徴とする特許請求の範囲第１項
   記載の装置。 ４）第１の加算器（ＡＤ＿ｉ）の第１の入力端がそれぞ
   れ同じ第１の加算器の第１の中間和ビットの供給の役割
   をする第１の中間メモリ（７、９、１４・・・）と、ま
   た第１の加算器（ＡＤ＿ｉ）の第２の入力端がそれぞれ
   次に低い重みの第１の加算器のキャリビットの供給の役
   割をする第１の中間メモリ（８、１０・・・）と接続さ
   れており、もしくは上記とは異なり、第１の中間メモリ
   への第１の加算器の対応付けが、入力側に中間和および
   キャリビットを与えられる第１の加算器の重みが上記の
   対応付けにくらべてそれぞれ１つの一定の位数だけ異な
   るように行われており、中間メモリ（７、９、１４・・
   ・、８、１０・・・）が所与のクロック周波数のクロッ
   クパルスを与えられており、また第１の加算器（ＡＤ＿
   １）の第３の入力端が一連の２進数（Ｄ＿ｉ）で占有さ
   れており、その際にこの占有がクロック周波数のリズム
   で行われることを特徴とする特許請求の範囲第２項記載
   の装置。 ５）第１の加算器（ＡＤ＿ｉ）の第１の入力端が加算器
   （ＺＡ＿ｉ）の別の群のうちの１つの同じ重みの加算器
   （ＺＡ＿ｉ）の和ビットの供給の役割をする中間メモリ
   （７、９、１４・・・）と、また第１の加算器（ＡＤ＿
   ｉ）の第２の入力端がこの別の群の次に低い重みの加算
   器（ＺＡ＿ｉ）のキャリビットの供給の役割をする中間
   メモリ（８、１０・・・）と接続されており、もしくは
   上記とは異なり、中間メモリへの第１の加算器の対応付
   けが、入力側に中間和およびキャリビットを与えられる
   第１の加算器の重みが上記の対応付けにくらべてそれぞ
   れ１つの一定の位数だけ異なるように行われており、中
   間メモリが所与のクロック周波数のクロックパルスでク
   ロックされており、また第１の加算器（ＡＤ＿ｉ）の第
   ３の入力端と別の群のなかに含まれている加算器（ＺＡ
   ＿ｉ）の第３の入力端とがそれぞれ一連の２進数（Ｄ＿
   ｉ、Ｅ＿ｉ）で占有されており、この占有がクロック周
   波数のリズムで行われることを特徴とする特許請求の範
   囲第３項記載の装置。 ６）後に接続されている補正回路（１）を有する１つの
   加算器（ＡＤ＿ｎ＿−＿１）が、第１の回路点（Ｐ１）
   が第１のチャネル形式の電界効果トランジスタ（Ｔ１、
   Ｔ２；Ｔ１、Ｔ３；Ｔ４、Ｔ５）の３つのそれぞれ２要
   素の直列回路を介して、供給電圧を与えられている第１
   の端子（１５）と接続されているように、第１の回路点
   （Ｐ１）が第２のチャネル形式の電界効果トランジスタ
   （Ｔ６、Ｔ７；Ｔ６、Ｔ８；Ｔ９、Ｔ１０）の３つのそ
   れぞれ２要素の直列回路を介して、基準電位に接続され
   ている第２の端子（１６）と接続されているように、第
   ２の回路点（Ｐ２）が第１のチャネル形式の３つの電界
   効果トランジスタ（Ｔ１１、Ｔ１２、Ｔ１３）を介して
   第１の端子（１５）と接続されているように、第３の回
   路点（Ｐ３）が第２のチャネル形式の３つの電界効果ト
   ランジスタ（Ｔ１４、Ｔ１５、Ｔ１６）を介して第２の
   端子（１６）と接続されているように、第２の回路点（
   Ｐ２）が第１のチャネル形式の２つの電界効果トランジ
   スタ（Ｔ１７、Ｔ１７ａ）の直列回路を介して補正回路
   （１）の逆和出力端（ＡＧＳ′）と接続されているよう
   に、第３の回路点（Ｐ３）が第２のチャネル形式の２つ
   の電界効果トランジスタ（Ｔ１８、Ｔ１８ａ）の直列回
   路を介して上記の逆和出力端（ＡＧＳ′）と接続されて
   いるように、２要素の直列回路のトランジスタのゲート
   が加算器の３つの入力端を介して、３つの入力端のそれ
   ぞれ２つにおける信号が第１のチャネル形式のトランジ
   スタから成る上記の直列回路のそれぞれ１つを導通状態
   に切換え、上記の２つの入力端における逆信号が第２の
   チャネル形式のトランジスタから成る３つの２要素の直
   列回路のそれぞれ１つを導通状態に切換えるように駆動
   可能であるように、第２の回路点（Ｐ２）と第１の端子
   （１５）との間に位置する第１のチャネル形式の３つの
   電界効果トランジスタのゲートと第３の回路点（Ｐ３）
   と第２の端子（１６）との間に配置されている第２のチ
   ャネル形式の３つの電界効果トランジスタのゲートとが
   それぞれ加算器の入力端の１つと接続されているように
   、第１の回路点（Ｐ１）が加算器の逆桁上げ出力端（Ａ
   ＧＣ）と接続されているように、第２の回路点（Ｐ２）
   と逆和出力端（ＡＧＳ′）との間および第３の回路点（
   Ｐ３）と逆和出力端（ＡＧＳ′）との間の直列回路のト
   ランジスタのそれぞれ１つのゲートが第１の回路点（Ｐ
   １）を介して駆動可能であり、他方においてこれらの直
   列回路の他の２つのトランジスタのゲートが次に低い重
   みの加算器の逆桁上げ出力端と接続されているように、
   逆和出力端（ＡＧＳ′）が第１のチャネル形式の電界効
   果トランジスタ（Ｔ１９、Ｔ２０、Ｔ２１）の１つの３
   要素の直列回路を介して第１の端子（１５）と、また第
   ２のチャネル形式の電界効果トランジスタ（Ｔ２２、Ｔ
   ２３、Ｔ２４）の１つの３要素の直列回路を介して第２
   の端子（１６）と接続されており、これらの直列回路の
   各々の電界効果トランジスタがそれぞれ加算器の１つの
   入力端を介して駆動可能であるように、逆和出力端（Ａ
   ＧＳ′）が第１のチャネル形式の２つのスイッチングト
   ランジスタ（Ｔ２７、Ｔ２８）を介して、供給電圧を与
   えられている第３の端子（１８）と接続されていると共
   に、第２のチャネル形式の２つのスイッチングトランジ
   スタ（Ｔ２９、Ｔ３０）を介して、基準電位を与えられ
   ている第４の端子（１９）と接続されているように、ま
   た第１のチャネル形式の上記スイッチングトランジスタ
   の１つ（Ｔ２７）のゲートと第２のチャネル形式の上記
   スイッチングトランジスタの１つ（Ｔ３０）のゲートと
   が次に低い重みの加算器の逆桁上げ出力端を介して、ま
   た上記スイッチングトランジスタの他の２つのスイッチ
   ングトランジスタのゲートが、入力端（１７）で第１の
   回路点（Ｐ１）と接続されている１つのインバータ（Ｔ
   ２５、Ｔ２６）の出力端（２０）を介して駆動可能であ
   るように構成されていることを特徴とする特許請求の範
   囲第１項ないし第５項のいずれか１項に記載の装置。 ７）第１の加算器（ＡＤ＿ｉ）が、ディジタルフィルタ
   の１つの再帰的ループ（２６、２８）を介して供給され
   る中間和およびキャリワードを、ディジタルフィルタの
   １つの入力信号（Ｄ＿ｉ）の、第１の加算器（ＡＤ＿ｉ
   ）の第３の入力端を介して供給され、走査され、ディジ
   タル化された振幅値と加算する役割をし、中間和および
   キャリビットの供給の役割をする中間メモリが１つの遅
   延回路（２５）を形成し、また加算装置（ＡＳ）がフィ
   ルタリングされた入力信号（Ｄ＿ｉ′）のディジタル化
   された振幅値を形成する役割をすることを特徴とする特
   許請求の範囲第２項記載の装置。 ８）加算器の単一の別の群を有し、第１の加算器（ＡＤ
   ＿ｉ）および別の群の加算器（ＺＡ＿ｉ）が１つの２次
   のディジタルフィルタの１つの再帰的ループ（２８）を
   介して第１の加算器の第１の両入力端に供給される和お
   よびキャリワードを、１つの第１のアキュムレータの、
   第１の加算器（ＡＤ＿ｉ）の第３の入力端および別の群
   の加算器（ＺＡ＿ｉ）の第３の入力端を介して供給され
   る和およびキャリワードと加算する役割をし、中間和お
   よびキャリワードを供給する役割をする別の群の中間メ
   モリが１つの遅延回路（２７）を形成し、また加算装置
   （ＡＳ）がフィルタリングされた入力信号（Ｄ＿ｉ′）
   のディジタル化された振幅値を形成する役割をすること
   を特徴とする特許請求の範囲第５項記載の装置。 ９）加算装置（ＡＳ）が半加算器（ＡＳ＿２′、ＡＳ＿
   １′）の第１の群を含んでおり、それらの第１の入力端
   がそれぞれ加算装置の入力側に供給される中間和ビット
   で、またそれらの第２の入力端がそれぞれ加算装置の入
   力側に供給されるキャリビットで占有されており、第１
   の群の１つの半加算器（ＡＳ＿２′）から供給されるそ
   れぞれ１つの和ビットが第１の群の次に低い重みの半加
   算器（ＡＳ＿１′）から供給されるキャリビットと一緒
   に半加算器の第２の群の１つの半加算器（ＡＳ＿２″）
   の入力端に供給され、類似の仕方で中間和ビットおよび
   キャリビットで占有される半加算器の別の群が設けられ
   ており、個々の群のそれぞれ最上位の半加算器のキャリ
   ビットが省略され、また半加算器（ＡＳ＿１′、ＡＳ＿
   ２″）から供給され次に低い重みのキャリビットがもは
   や対応付けられていない和ビットがそれぞれ、加算結果
   を表す和ワードの和ビットを形成することを特徴とする
   特許請求の範囲第１項ないし第８項のいずれか１項に記
   載の装置。 １０）中間メモリがシフトレジスタ回路として構成され
   ており、また好ましくはマスタースレーブ・フリップフ
   ロップの形態で実現されていることを特徴とする特許請
   求の範囲第１項ないし第９項のいずれか１項に記載の装
   置。