JPS6230372A - 半導体集積回路の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は半導体集積回路の製造方法、特に縦型ＰＮＰト
ランジスタを組み込んだ半導体集積回路の製造方法に関
する。

（ロ）従来の技術 従来の半導体集積回路の製造方法を第３図Ａ乃至第３図
りを参照して詳述する。

先ず第３図Ａに示す如く、半導体基板（４１）としてＰ
型のシリコン基板を用い、基板（４１）表面上に選択的
にアンチモンをデポジションしてＮ“型の埋め込み層（
４３）を形成し、この埋め込み層（４３）を囲む基板（
４１）表面にはボロンをデポジションして上下分離領域
（４４）の上拡散層（４４’）を形成しておく。

次に第３図Ｂに示す如く、基板（４１）上にＮ型のエピ
タキシャル層（４２）を成長させる。エピタキシャル層
（４２）表面には下拡散Ｍ（４４’）と対応する位置に
ボロンをデポジションして上下分離領域（４４）の上拡
散層（４４”）を形成する。

次に第３図Ｃに示す如く、基板（４１）を加熱して上下
分離領域り４４）の上拡散層（４４“）および上拡散層
（４４’）と埋め込み層（４３）をエピタキシャル層（
４２）内にはい上げて拡散し、上拡散層（４４″）と上
拡散層（４４’ンを連結して上下分離領域（４４）を形
成する。この拡散工程は約１１００°Ｃで３〜４時間行
い、エピタキシャル層（４２）の厚みを１３μとすると
上拡散層（４４”〉は約１０μの深さに拡散され、上拡
散層（４４’　）は約５μの・深さにはい上げられてい
る。

更に第３図りに示す如く、上下分離領域（４４）で囲ま
れたエピタキシャル層（４２）で形成される島領域（４
５）表面にＰ型のベース領域（４６）とＮ型のエミッタ
領域（４７）を拡散し、島領域（４５）表面にはコレク
クコンタクト領域（４８）をエミッタ拡散で形成してい
る。

斯上した工程によりＮＰＮトランジスタを島領域〈４５
）に形成できる。なお上下分離方法としては特公昭４５
−１４０１５号公報、特公昭４９−４５６２９号公報等
で知られている。

次に従来の縦型ＰＮＰ　トランジスタは第４図に示す如
く、Ｐ型のシリコン半導体基板（５１）上に成長させた
Ｎ型エピタキシャル層（５２）と、基板（５１）上に設
けたＮ１型の埋め込み層（５３〉と、この埋め込み層（
５３）を完全に囲む様にエピタキシャル層（５２）を貫
通したＰ＋型の上下分離領域（５４）と、基板（５１）
の埋め込み層（５３）上に重ねて設けたＰ＋型のコレク
タ領域（５５）と、エピタキシャル層（５２）表面より
コレクタ領域（５５）に達するＰゝ型のコレクタ導出領
域（５６）と、コレクタ領域（５５）とコレクタ導出領
域り５６）で完全に囲まれて且つエピタキシャル層（５
２）で形成されるベース領域（５７）と、ベース領域（
５７）表面に形成したＰ＋型のエミッタ領域（５８）、
エピタキシャル層（５２）表面を被覆する酸化膜（５９
）と、この酸化膜（５９）の電極孔を介してコレクタ導
出領域（５６）ベースコンタクト領域（６０）およびエ
ミッタ領域（５８）に夫々オーミンク接触するコレクタ
電極（６１）ベース電極り６２）およびエミッタ電極（
６３）より構成されている。斯る縦型ＰＮＰトランジス
タは例えば、特開昭５９−１７２７３８号公報等に示さ
れている。

斯上した縦型ＰＮＰ　トランジスタでは活性なベース領
域（５７）がエピタキシャル層（５２）で形成されるの
で、ｌ　Ｑ　”ｃｍ−’以下と低不純物濃度であり且つ
ベース巾も広いため利得帯域山積（ｒＴ）が低い欠点が
ある。またエピタキシャル層（５２）の比抵抗あるいは
厚みのばらつきがそのまま活性なベース領域（５７）の
不純物濃度あるいはベース巾のばらつきとなるので、縦
型ＰＮＰトランジスタのｈＦｔのばらつきとなって現れ
る欠点がある。

斯る欠点を改善した縦型ＰＮＰトランジスタを第５図に
示す。この縦型ＰＮＰトランジスタは、Ｐ型のシリコン
半導体基板（７１）と、基板（７１）上に積層されたＮ
型のエピタキシャル層（７２）と、基板（７１）上に設
けたＮ４型の埋め込み／Ｉ（７３）と、この埋め込みＪ
ｉ　（７３）を完全に囲む様にエピタキシャル層（７２
）を貫通したＰ１型の上下分離領域（７４）と、埋め込
み層（７３）上に設けられたＰ＋型のコレクタ領域（７
５）と、エピタキシャル層（７２）表面からコレクタ領
域（７５）まで達するＰ＋型のコレクタ導出領域（７６
）と、コレクタ領域（７５）とコレクタ導出領域（７６
）で完全に囲まれ且つエピタキシャル層（７２）で形成
されたベース領域（７７）と、ベース領域（７７）表面
に設けられたＰ１型のエミッタ領域（７８）と、ベース
領域（７７〉表面に形成したＮ４型のベースコンタクト
領域（８０）と、エピタキシャル！　（７２）表面を被
覆する酸化膜（７９）と、この酸化膜（７９）の電極孔
を介してコレクタ導出領域（７６）ベースコンタクト領
域（８０）およびエミッタ領域（７８）に夫々オーミッ
ク接触したコレクタ電極（８１）ベース電極（８２）お
よびエミッタ電極（８３）とを具備し、ベース領域（７
７）表面に設けたベース領域（７７）より高不純物濃度
のＮ型のイオン注入領域（８４）より構成される。

斯上した構造に依れば第６図に示す不純物濃度分布特性
から明らかな様に、従来のベース領域のエピタキシャル
層（７２）表面側にＮ型のイオン注入領域（８４）が形
成される。このイオン注入領域（８４）はエピタキシャ
ル層（７２）の不純物濃度に比べて約１０倍程度高不純
物濃度に設定きれ、且つベース領域（７７）はイオン注
入領域（８４）とエピタキシャル層（７２）で形成きれ
ている。このためベース領域（７７）の不純物分布はエ
ミッタ領域（７８）からコレクタ領域（７５〉に向って
低不純物濃度になっていくので、内部にドリフト１界が
生じてホールは加速される。この結果縦型ＰＮＰトラン
ジスタは従来のｆＴが５０Ｍ旧から１００　Ｍｌ（Ｚま
で向上できる。

またエピタキシャル層（７２）の厚さや比抵抗がばらつ
いても、縦型ＰＮＰ　トランジスタのｈＦｔはほぼイオ
ン注入領域（８４）の深さで決定されるので、ｈ□のば
らつきはイオン注入により大巾に減少できる。具体的に
は従来のばらつきの約半分以下となる。

（ハ）発明が解決しようとする問題点 しかしながら前述した上下分離方式の従来の半導体集積
回路の製造方法では上側分離方式に比べて拡散時間の短
縮を図れるが、上下分離方式でも上拡散層（４４″〉と
上拡散層（４４’）の拡散を同時に行っているので、不
純物濃度等の関係で上拡散層（４４″）を上拡散層（４
４’）よりかなり深く拡散する必要があった。このため
拡散時間が３〜４時間と長く、上拡散層（４４”）の横
方向拡散も大きくなりエピタキシャル層（４２）表面の
上拡散層（４４“）の占有面積が大きく集積度があまり
向上できない欠点があった。

また前述した改善された従来の縦型ＰＮＰ）ランリスタ
に於いても、エピタキシャル層（７２）でベース領域（
７７）を形成するのでベース領域（７７）の巾が太きく
ｆｔを更に向上することができず、またエピタキシャル
層（７２）の厚みのばらつきによりｈＦｘが変動しやす
く、更にコレクタ領域（７５）の不純物濃度がＩＱ”ｃ
Ｔｎ−’と低いのでコレクタエミッタ飽和電圧■。、（
ｓａｔ）が大きくなり製造し難い欠点があった。

（ニ）問題点を解決するための手段 本発明は斯上した欠点に鑑みてなされ、上下分離領域の
上拡散層およびエピタキシャル層表面からの深い素子拡
散領域をエピタキシャル層内に拡散した後に上下分離領
域の上拡散層を拡散することにより従来の欠点を大巾に
改善した半導体集積回路の製造方法を提供するものであ
る。

また本発明では従来の縦型ＰＮＰ　トランジスタの欠点
に鑑みてなされ、エピタキシャル層表面からイオン注入
で形成しコレクタ埋め込み層まで達するコレクタ領域表
面にベース領域およびエミッタ領域を二重拡散する縦型
ＰＮＰ　トランジスタを組み込んだ半導体集積回路の製
造方法を提供するものである。

（ホ）作用 本発明に依れば上下分離領域の上拡散層および素子拡散
領域を十分に深くエピタキシャル層内に拡散した後に上
下分離領域の上拡散層を拡散するので、上下分離領域の
上拡散層を十分に浅く形成でき且つ素子拡散領域を十分
に深く形成できる。

この結果上拡散層の占有面積の減少を図れ、集積度を向
上できる。

また本発明に依ればコレクタ領域表面にベース領域およ
びエミッタ領域を二重拡散する製造方法を採るので、ベ
ース巾を狭く形成できるとともにばらつきを小さくでき
るのである。

（へ）実施例 本発明に依る半導体集積回路の製造方法の第１の実施例
を第１図Ａ乃至第１図Ｆを参照して詳述する。

先ず第１図Ａに示す如く、半導体基板（１）としてＰ型
のシリコン基板を用い、基板（１）表面上に選択的にア
ンチモンをデポジションしてＮ＋型の埋め込み層（３〉
を形成し、埋め込み層（３）上および埋め込み層〈３〉
を囲む基板（１）表面にはボロンをデポジションしてコ
レクタ埋め込み層（５）と上下分離領域（４）の上拡散
層（４゛）も形成する。

次に第１図Ｂに示す如く、基板（１）上にＮ型のエピタ
キシャル層（２）を約７μｍ厚に成長きせる。このとき
埋め込み層（３）、コレクタ埋め込み層（５）および上
下分離領域（４）の下拡散ｆｆ１（４’）は上下方向に
若干拡散され、具体的には上下分離領域（４）の上拡散
層（４′）およびコレクタ埋め込み層（５）は約１．５
μｍ程度はい上がる。なお本工程ではエピタキシャル層
（２）表面のコレクタ埋め込み層（５）上に対応する領
域に選択的にボロンをイオン注入して素子拡散領域の１
つであるコレクタ領域（６）を付着しておく。このイオ
ン注入はボロンをドーズ量Ｉ　Ｑ　Ｉ　Ｓ　〜ｌ　Ｑ　
Ｉ　ｆｉｃｒｎ−１で加速電圧８０〜２００ＫｅＶで行
う。

次に第１図Ｃに示す如く、基板（１）全体を約１２００
″Ｃに加熱して上下分離領域（４）の上拡散層（４°）
、埋め込み層（３）およびコレクタ埋め込み層（５）ヲ
エビタキシャル層（２）内にはい上がらせて拡散し、同
時にコレクタ領域（６）をエピタキシャル層＜２〉内に
深く拡散する。具体的には上下分離領域（４）の上拡散
層（４′）およびコレクタ埋め込み層（５）はエピタキ
シャル層（２〉下面から約５μｍはどはい上がらせ、コ
レクタ領域（６）はエピタキシャル層（２）表面から約
４μｍの深芒にドライブインされる。従ってコレクタ領
域（６）はコレクタ埋め込み層（５）まで完全に到達す
る。

次に第１図りに示す如く、コレクタ領域（６）表面には
リンをイオン注入してベース領域（７）を形成する。こ
のイオン注入はリンをドーズ量１０１６ｗ　ｌ　Ｑ　”
ｃｍ−”で加速電圧６０〜１００ＫｅＶで行い、ベース
領域（７〉をコレクタ領域（６）表面に付着している。

次に第１図Ｅに示す如く、エピタキシャル層（２）表面
より上下分離領域（４）の上拡散層（４“）とコレクタ
導出領域（８）を同時に拡散し、上下分離領域（４）を
連結させてエピタキシャル！（２）をＰＮ分離する。ま
たこのコレクタ導出領域（８）はコレクタ埋め込み層（
５）まで達し、コレクタ導出領域（８）はコレクタ領域
（６）全周を囲んでいる。更にこの拡散で前工程で形成
したベース領域（７）をドライブインして約２．５μｍ
の深さのベース領域（７）を形成している。

本工程は本発明の特徴とする工程で、上下分離領域（４
）の上拡散層（４′）を十分にはい上げた後に上拡散層
（４“）を拡散しているので、上拡散層（４“）の深さ
を約３μｍと浅くでき、上拡散層（４”）の拡散時間を
約１２００°Ｃで１時間に短縮できる。このため上拡散
層（４“）の横方向の拡散を大巾に低減でき、拡散孔周
端より約３μｍ以内に納められ上拡散層（４″）の表面
占有面積を大巾に縮少できる。

更にまた第１図Ｆに示す如く、ベース領域り７）表面お
よびコレクタ導出領域（８）表面にはエミッタ領域（９
）およびコレクタコンタクト領域（１０）を拡散する。

この拡散はＮＰＮ　トランジスタのベース拡散工程で行
う。その後ベース領域（７）表面にはＮＰＮ　トランジ
スタのエミッタ拡散工程でベースコンタクト領域（１１
〉を形成している。エミッタ領域（９）は約２μｍの深
さに、ベースコンタクト領域（１１）は約１．５μｍの
深さに形成されている。

次に本発明に依る半導体集積回路の製造方法の第２の実
施例を第２図Ａ乃至第２図Ｆを参照して詳述する。

先ず第２図Ａに示す如く、半導体基板（２１）としてＰ
型のシリコン基板を用い、基板（２１）上に選択的にア
ンチモンをデポジションしてＮ＋型の埋め込み層（２３
）を形成し、埋め込み層（２３）上および埋め込み層（
２３）を囲む基板（２１）表面にはボロンをデポジショ
ンしてコレクタ埋め込み層（２５）と上下分離領域（２
４）の下拡散Ｊｉｍ（２４’）も行っておく。

次に第２図Ｂに宗す如く、基板（２１）上にエピタキシ
ャル層（２２）を約７μ厚程度に成長させる。その後基
板（２１）を加熱処理して埋め込み層（２３）、コレク
タ埋め込み層（２５）および上下分離領域（２４）の上
拡散層（２４’）を上下方向に拡散させ、所定の［１コ
を有する埋め込み層（２３）、コレクタ埋め込み層（２
５）を形成する。具体的には上下分離領域（２４）の上
拡散層（２４°）は約５μｍはどエピタキシャル層（２
２）下面よりはい上がる。

続いて第２図Ｃに示す如く、本発明の特徴とするイオン
注入によりコレクタ領域（２６）を形成する。このイオ
ン注入はボロンをドーズ量１０１３〜ＩＱ”ｃｍ−２で
加速電圧８０〜２００ＫｅＶで行い、コレクタ埋め込み
層（２５）上のエピタキシャル層（２２）表面に不純物
をイオン注入した後約４μｍの深きにドライブインして
コレクタ埋め込み層（２５）まで到達させる。なおこの
ドライブインは前述した上下分離領域（２４〉の下拡散
層（２４’）の拡散と同時に行うのが簡便である。

更にコレクタ領域り２６）表面にはリンをイオン注入し
てベース領域（２８）を形成する。このイオン注入はリ
ンをドーズ量１０′６〜ＩＱ”ａｎ−”で加速電圧６０
〜１００ＫｅＶで行い、深さ約２．５μｍにドライブイ
ンしてベース領域（８）を形成している。

なおベース領域（２８）のドライブインは後の上下分離
領域（２４）の上拡散層（２４“）の拡散と同時に行う
と簡便である。

更に第２図りに示す如く、エピタキシャル層（２２）表
面より上下分離領域（２４）の上拡散Ｈ（２４”）とコ
レクタ導出領域（２７）を同時に拡散し、上下分離領域
（２４）を連結させてエピタキシャル層（２２＞をＰＮ
分離する。またこのコレクタ導出領域（２７）はコレク
タ埋め込み層（２５）まで達し、コレクタ導出領域〈２
７）はコレクタ領域（２６）全周を囲んでいる。具体的
に上拡散層（２４”）は約１２００°Ｃで１時間の拡散
で約３μｍの深さに拡散きれる。

更にまた第２図Ｅに示す如く、ベース領域（２８）表面
およびコレクタ導出領域（２７）表面にはエミッタ領域
（３０）およびコレクタコンタク１へ領域り３１）を拡
散する。この拡散はＮＰＮ）−ランリスタのベース拡散
工程で行う。その後ベース領域（２８）表面にはＮＰＮ
　ｌ−ランリスタのエミッタ拡散工程でベースコンタク
ト領域（２９）を形成している。具体的にはベース領域
（２８）は約２．５μｍ、エミッタ領域（３０）は約２
μｍ１ベースコンタクト領域（２９）は約１．５μｍの
深さに形成きれている。

更にまた第２図Ｆに示す如く、周知の蒸着技術げより蒸
着アルミニウムでコレクタｔｔＭ（ｓ３）、ベース電極
（３４）およびエミッタ電極（３５）を形成する。

斯上した本発明の製造方法に依る縦型ＰＮＰ　ｌ−ラン
リスタは、Ｐ型のシリコン半導体基板（２１）と、基板
（２１）上に積層きれたＮ型のエピタキシャル層（２２
）と、基板（２１）上に設けたＮ＋型の埋め込み層（２
３）と、この埋め込み層（２３）を完全に囲む様にエピ
タキシャル層（２２）を貫通したＰ＋型の上下分離領域
（２４）と、埋め込み層（２３）上に設けられたＰ″″
型のコレクタ埋め込み！（２５）と、エピタキシャル層
（２２）表面からコレクタ埋め込み層（２５）まで達す
るイオン注入で形成されたＰ型のコレクタ領域（２６〉
と、エピタキシャル層り２２）表面からコレクタ埋め込
み層＜２５）まで達するＰ＋型のコレクタ導出領域（２
７）と、コレクタ領域（２６）表面にイオン注入で形成
させたＮ型のベース領域（２８）と、ベース領域（２８
）表面に形成されたＮ“型のベースコンタクト領域（２
９）と、ベース領域（２８）表面に形成されたＰ型のエ
ミッタ領域（３０）と、コレクタ導出領域（２７〉表面
に重畳して形成されたＰ＋型のコレクタコンタクト領域
（３１）と、エピタキシャル層（２２）表面を被覆する
酸化膜（３２）と、この酸化膜（３２）に設けたコンタ
クト孔を介してコレクタコンタクト領域（３１）ベース
コンタクト領域（２９）およびエミッタ領域（３０）に
夫々オーミンク接触するコレクタ電極（３３）ベース電
極（３４）およびエミッタ電極（３５）より構成されて
いる。

斯る縦型ＰＮＰトランジスタはエピタキシャル層（２２
）を全部イオン注入で形成したコレクタ領域（２６）と
して用いる点に特徴があり、このコレクタ領域（２６）
にベース領域（２８）およびエミッタ領域（３０）を二
重拡散することにより拡散型のベース領域とばらつきの
少いベース巾を実現していまず。

（ト）発明の効果 本発明に依れば、上下分離領域（４）の下拡散層（４゛
）およびコレクタ領域（６）の深い拡散を十分に行った
後に上下分離領域（４）の上拡散層（４”）を拡散して
いるので、上下分離領域（４〉の上拡散層（４′）を浅
く形成でき、上下分離領域（４）の上拡散Ｊ？！？（４
”）の横方向への拡散を約３μｍ以下に抑えられ、上拡
散層（４“）のエピタキシャル層（２）表面の占有面積
を大巾に減少でき、集積度を大巾に向上できる。

また本発明に依れば上下分離領域（４）の上拡散層（４
′″）が下拡散層（４゛）より大巾に浅いので、上下分
離領域（４）の上拡散層（４”）の拡散時間を従来の３
〜４時間より約１時間に大巾に短縮できる。この結果エ
ピタキシャル層（２）表面への熱ストレスやダメージを
大巾に減少でき、トランジスタの微小電流時のｈＦＫの
低下を防止でき、ノイズを大巾に減少できる。

更に本発明に依ればベース領域（２８）を従来のエピタ
キシャル層による均一ベース構造から拡散ベース構造と
なり、ドリフ）〜電界を発生できる。

またベース巾はベース領域（２８）とエミッタ領域（３
０）の二重拡散構造で制御できるので、ベース巾を従来
のものより大巾に狭く形成でき、その製造上のばらつき
も大巾に小さくできる。この結果本発明の縦型ＰＮＰト
ランジスタのｆ？を約２００ＭＨ２まで大巾に向上でき
る利点を有する。

更に本発明に依ればベース領域（２８）とエミッタ領域
（３０〉を二重拡散で形成できるので、ベース巾のばら
つきがエピタキシャル層でベース巾を形成する従来のも
のに比較して大巾に減少でき、ｈＦＫの製造上のばらつ
きを大巾に低減できる。

更に本発明に依ればコレクタ埋め込み層（２５）を十分
にはい上げて拡散できるので、コレクタ領域（２６）を
コレクタ埋め込み！（２５）まで十分に到達でき、且つ
コレクタ領域り２６）をコレクタ埋め込み層（２５）と
コレクタ導出領域（２７）で囲んでいるので、飽和電圧
Ｖｅｘ（ｓａｔ）を大巾に低下できる。

【図面の簡単な説明】

第１図Ａ乃至第１図Ｆは本発明の半導体集積回路の製造
方法の第１の実施例を説明する断面図、第２図Ａ乃至第
２図Ｆは本発明の第２の実施例を説明する断面図、第３
図Ａ乃至第３図りは従来の半導体集積回路の製造方法を
説明する断面図、第４図および第５図は従来の縦型ＰＮ
Ｐ　ｌ−ランリスタを説明する断面図、第６図は第５図
の従来の縦型ＰＮＰ　トランジスタの不純物プロファイ
ルを説明する特性図である。 （１）は半導体基板、（２）はエピタキシャル層、（３
）は埋め込み層、（４）は上下分離領域、（４′〉は下
拡散層、（４”）は上拡散層、（５）はコレクタ埋め込
み層、（６）はコレクタ領域、（７）はベース領域、（
９）はエミッタ領域、（２１）は半導体基板、（２２）
はエピタキシャル層、（２３）は埋め込み層、（２４）
は上下分離領域、（２４’）は下拡散層、（２４”）は
上拡散層、（２５）はコレクタ埋め込み層、（２６）は
コレクタ領域、（２８）はベース領域、（３０）はエミ
ッタ領域である。 出願人　三洋電機株式会社　外１名 代理人　弁理士　　佐　野　静　夫 第１図へ 第１図Ｂ　　　　　　　　　　− 第１図Ｃ 第１図り 第１ＡＦ 第１ＡＦ 第２図Ａ ζ 第２図Ｂ 第２図Ｃ 第２図Ｄ 第２図Ｅ 第２図Ｆ 第３図Ａ ４４”　　　　　　　　　　　　４２　４４”第３図Ｃ 第４図 第５図

Claims (2)

【特許請求の範囲】
1. （１）一導電型の半導体基板表面に逆導電型の埋め込み
   層を付着し且つ該埋め込み層を囲んで前記基板表面に上
   下分離領域の一導電型の下拡散層を付着する工程、 前記基板表面に逆導電型のエピタキシャル層を積層する
   工程、 前記埋め込み層および前記上下分離領域の下拡散層を前
   記エピタキシャル層内にはい上がらせて拡散し、同時に
   前記エピタキシャル層表面より前記上下分離領域の上拡
   散層より深い素子拡散領域を拡散する工程、 前記エピタキシャル層表面より上下分離領域の一導電型
   の上拡散層を拡散し前記下拡散層に到達させる工程とを
   具備することを特徴とする半導体集積回路の製造方法。
2. （２）一導電型の半導体基板表面に逆導電型の埋め込み
   層を形成し且つ該埋め込み層に重畳して一導電型のコレ
   クタ埋め込み層を形成した後前記基板表面に逆導電型の
   エピタキシャル層を積層する工程、 前記エピタキシャル層表面から一導電型の不純物をイオ
   ン注入し前記コレクタ埋め込み層まで達する様に拡散し
   てトランジスタのコレクタ領域を形成する工程、 前記コレクタ領域表面に逆導電型の不純物をイオン注入
   してトランジスタのベース領域を形成する工程、 該ベース領域表面に一導電型の不純物を拡散してトラン
   ジスタのエミッタ領域を形成する工程とを具備すること
   を特徴とする半導体集積回路の製造方法。