JPH0618202B2

JPH0618202B2 - 半導体集積回路の製造方法

Info

Publication number: JPH0618202B2
Application number: JP61034807A
Authority: JP
Inventors: 輝夫田端
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1985-04-19
Filing date: 1986-02-18
Publication date: 1994-03-09
Anticipated expiration: 2009-03-09
Also published as: JPS6230372A

Description

【発明の詳細な説明】 (イ)産業上の利用分野本発明は半導体集積回路の製造方法、特に縦型ＰＮＰト
ランジスタを組み込んだ半導体集積回路の製造方法に関
する。

(ロ)従来の技術従来の半導体集積回路の製造方法を第３図Ａ乃至第３図
Ｄを参照して詳述する。

先ず第３図Ａに示す如く、半導体基板(41)としてＰ型の
シリコン基板を用い、基板(41)表面上に選択的にアンチ
モンをデポジシヨンしてＮ^＋型の埋め込み層(43)を形成
し、この埋め込み層(43)を囲む基板(41)表面にはボロン
をデポジションして上下分離領域(44)の下拡散層(44′)
を形成しておく。

次に第３図Ｂに示す如く、基板(41)上にＮ型のエピタキ
シャル層(42)を成長させる。エピタキシャル層(42)表面
には下拡散層(44′)と対応する位置にボロンをデポジシ
ョンして上下分離領域(44)の上拡散層(44″)を形成す
る。

次に第３図Ｃに示す如く、基板(41)を加熱して上下分離
領域(44)の上拡散層(44″)および下拡散層(44′)を埋め
込み層(43)をエピタキシャル層(42)内にはい上げて拡散
し、上拡散層(44″)と下拡散層(44′)を連結して上下分
離領域(44)を形成する。この拡散工程は約１１００℃で
３〜４時間行い、エピタキシャル(42)の厚みを１３μと
すると上拡散層(44″)は約１０μの深さに拡散され、下
拡散層(44′)は約５μの深さにはい上げられている。

更に第３図Ｄに示す如く、上下分離領域(44)で囲まれた
エピタキシヤル層(42)で形成される島領域(45)表面にＰ
型のベース領域(46)とＮ型のエミッタ領域(47)を拡散
し、島領域(45)表面にはコレクタコンタクト領域(48)を
エミッタ拡散で形成している。

斯上した工程によりＮＰＮトランジスタを島領域(45)に
形成できる。なお上下分離方法としては特公昭４５−１
４０１５号公報、特公昭４９−４５６２９号公報等で知
られている。

次に従来の縦型ＰＮＰトランジスタは第４図に示す如
く、Ｐ型のシリコン半導体基板(51)上に成長させたＮ型
エピタキシャル層(52)と、基板(51)上に設けたＮ⁺型の
理め込み層(53)と、この埋め込み層(53)を完全に囲む様
にエピタキシャル層(52)を貫通したＰ⁺型の上下分離領
域(54)と、基板(51)の埋め込み層(53)上に重ねて設けた
Ｐ⁺型のコレクタ領域(55)と、エピタキシャル層(52)表
面よりコレクタ領域(55)に達するＰ⁺型のコレクタ導出
領域(56)と、コレクタ領域(55)とコレクタ導出領域(56)
で完全に囲まれて且つエピタキシャル層(52)で形成され
るベース領域(57)と、ベース領域(57)表面に形成したＰ
⁺型のエミッタ領域(58)、エピタキシャル層(52)表面を被
覆する酸化膜(59)と、この酸化膜(59)の電極孔を介して
コレクタ導出領域(56)ベースコンタクト領域(60)および
エミッタ領域(58)に夫々オーミック接触するコレクタ電
極(61)ベース電極(62)およびエミッタ電極(63)より構成
されている。斯る縦型ＰＮＰトランジスタは例えば、特
開昭５９−１７２７３８号公報等に示されている。

斯上した縦型ＰＮＰトランジスタでは活性なベース領域
(57)がエピタキシャル層(52)で形成されるので、１０¹⁶
cm^-3以下と低不純物濃度であり且つベース巾も広いため
利得帯域巾積(f_T)が低い欠点がある。またエピタキシャ
ル層(52)の比抵抗あるいは厚みのばらつきがそのまま活
性なベース領域(57)の不純物濃度あるいはベース巾のば
らつきとなるので、縦型ＰＮＰトランジスタのh_FEのば
らつきとなって現れる欠点がある。

斯る欠点を改善した縦型ＰＮＰトランジスタを第５図に
示す。この縦型ＰＮＰトランジスタは、Ｐ型のシリコン
半導体基板(71)と、基板(71)上に積層されたＮ型のエピ
タキシャル層(72)と、基板(71)上に設けたＮ⁺型の埋め
込み層(73)と、この埋め込み層(73)を完全に囲む様にエ
ピタキシャル層(72)を貫通したＰ⁺型の上下分離領域(7
4)と、埋め込み層(73)上に設けられたＰ⁺型のコレクタ
領域(75)と、エピタキシャル層(72)表面からコレクタ領
域(75)まで達するＰ⁺型のコレクタ導出領域(76)と、コ
レクタ領域(75)とコレクタ導出領域(76)で完全に囲まれ
且つエピタキシャル層(72)で形成されたベース領域(77)
と、ベース領域(77)表面に設けられたＰ⁺型のエミッタ
領域(78)と、ベース領域(77)表面に形成したＮ⁺型のベ
ースコンタクト領域(80)と、エピタキシャル層(72)表面
を被覆する酸化膜(79)と、この酸化膜(79)の電極孔を介
してコレクタ導出領域(76)ベースコンタクト領域(80)お
よびエミッタ領域(78)に夫々オーミック接触したコレク
タ電極(81)ベース電極(82)およびエミッタ電極(83)とを
具備し、ベース領域(77)表面に設けたベース領域(77)よ
り高不純物濃度のＮ型のイオン注入領域(84)より構成さ
れる。

斯上した構造に依れば第６図に示す不純物濃度分布特性
から明らかな様に、従来のベース領域のエピタキシャル
層(72)表面側にＮ型のイオン注入領域(84)が形成され
る。このイオン注入領域(84)はエピタキシャル層(72)の
不純物濃度に比べて約１０倍程度高不純物濃度に設定さ
れ、且つベース領域(77)はイオン注入領域(84)とエピタ
キシャル(72)で形成されている。このためベース領域(7
7)の不純物分布はエミッタ領域(78)からコレクタ領域(7
5)に向って低不純物濃度になっていくので、内部にドリ
フト電界が生じてホールは加速される。この結果縦型Ｐ
ＮＰトランジスタは従来のｆ_Tが５０ＭHzから１００ＭH
zまで向上できる。

またエピタキシャル層(72)の厚さや比抵抗がばらついて
も、縦型ＰＮＰトランジスタのh_FEはほぼイオン注入領
域(84)の深さで決定されるので、ｈ_FEのばらつきはイオ
ン注入により大巾に減少できる。具体的には従来のばら
つきの約半分以下となる。

(ハ)発明が解決しようとする問題点しかしながら前述した上下分離方式の従来の半導体集積
回路の製造方法では上側分離方式に比べて拡散時間の短
縮を図れるが、上下分離方式でも上拡散層(44″)と下拡
散層(44′)の拡散を同時に行っているので、不純物濃度
等の関係で上拡散層(44″)を下拡散層(44′)よりかなり
深く拡散する必要があった。このため拡散時間が３〜４
時間と長く、上拡散層(44″)の横方向拡散も大きくなり
エピタキシャル層(42)表面の上拡散層(44″)の占有面積
が大きく集積度があまり向上できない欠点があった。

また前述した改善された従来の縦型ＰＮＰトランジスタ
に於いても、エピタキシャル層(72)でベース領域(77)を
形成するベース領域(77)の巾が大きくｆ_Ｔを更に向上す
ることができず、またエピタキシャル層(72)の厚みのば
らつきによりｈ_FEが変動しやすく、更にコレクタ領域(7
5)の不純物濃度が１０¹⁷cm^-3と低いのでコレクタエミッ
タ飽和電圧Ｖ_CE(sat)が大きくなり製造し難い欠点があ
った。

(ニ)問題点を解決するための手段本発明は斯上した欠点に鑑みてなされ、上下分離領域の
下拡散層およびエピタキシャル層表面からの深い素子拡
散領域をエピタキシャル層内に拡散した後に上下分離領
域の上拡散層を拡散することにより従来の欠点を大巾に
改善した半導体集積回路の製造方法を提供するものであ
る。

また本発明では従来の縦型ＰＮＰトランジスタの欠点に
鑑みてなされ、エピタキシャル層表面からイオン注入で
形成しコレクタ埋め込み層まで達するコレクタ領域表面
にベース領域およびエミッタ領域を二重拡散する縦型Ｐ
ＮＰトランジスタを組み込んだ半導体集積回路の製造方
法を提供するものである。

(ホ)作用本発明に依れば上下分離領域の下拡散層および素子拡散
領域を十分に深くエピタキシャル層内に拡散した後に上
下分離領域の上拡散層を拡散するので、上下分離領域の
上拡散層を十分に浅く形成でき且つ素子拡散領域を十分
に深く形成できる。この結果上拡散層の占有面積の減少
を図れ、集積度を向上できる。

また本発明に依ればコレクタ領域表面にベース領域およ
びエミッタ領域を二重拡散する製造方法を採るので、ベ
ース巾を狭く形成できるとともにばらつきを小さくでき
るのである。

(ヘ)実施例本発明に依る半導体集積回路の製造方法の第１の実施例
を第１図Ａ乃至第１図Ｆを参照して詳述する。

先ず第１図Ａに示す如く、半導体基板(1) としてＰ型の
シリコン基板を用い、基板(1) 表面上に選択的にアンチ
モンをデポジションしてＮ⁺型の埋め込み層(３)を形成
し、埋め込み層(3)上および埋め込み層(3)を囲む基板
(1)表面にはボロンをデポジションしてコレクタ埋め込
み層(5) と上下分離領域(4)の下拡散層(4′)も形成す
る。

次に第１図Ｂに示す如く、基板(1)上にＮ型のエピタキ
シャル層(2) を約７μｍ厚に成長させる。このとき埋め
込み層(3)、コレクタ埋め込み層(5)および上下分離領域
(4)の下拡散層(4′)は上下方向に若干拡散され、具体的
には上下分離領域(4)の下拡散層(4′)およびコレクタ埋
め込み層(5) は約１．５μｍ程度はい上がる。なお本工
程ではエピタキシャル層(2)表面のコレクタ埋め込み層
(5)上に対応する領域に選択的にボロンをイオン注入し
て素子拡散領域の１つであるコレクタ領域(6)を付着し
ておく。このイオン注入はボロンをドーズ量１０¹³〜１
０¹⁵cm^-2で加速電圧８０〜２００KeVで行う。

次に第１図Ｃに示す如く、基板(1) 全体を約１２００℃
に加熱して上下分離領域(4)の下拡散層(4′)、埋め込み
層(3) およびコレクタ埋め込み層(5)をエピタキシャル
層(2)内にはい上がらせて拡散し、同時にコレクタ領域
(6) をエピタキシャル層(2) 内に深く拡散する。具体的
には上下分離領域(4) の下拡散層(4′)およびコレクタ
埋め込み層(5)はエピタキシャル層(2)下面から約５μｍ
ほどはい上がらせ、コレクタ領域(6) はエピタキシャル
層(2) 表面から約４μｍの深さにドライブインされる。
従ってコレクタ領域(6) はコレクタ埋め込み層(5)まで
完全に到達する。

次に第１図Ｄに示す如く、コレクタ領域(6) 表面にはリ
ンをイオン注入してベース領為(7) を形成する。このイ
オン注入はリンをドーズ量１０¹⁵〜１０¹⁷cm^-2で加速電
圧６０〜１００KeVで行い、ベース領域(7)をコレクタ領
域(6)表面に付着している。

次に第１図Ｅに示す如く、エピタキシャル層(2)表面よ
り上下分離領域(4)の上拡散層(4″)とコレクタ導出領域
(8) を同時に拡散し、上下分離領域(4)を連結させてエ
ピタキシャル層(2)をＰＮ分離する。またこのコレクタ
導出領域(8) はコレクタ埋め込み層(5)まで達し、コレ
クタ導出領域(8)はコレクタ領域(6) 全周を囲んでい
る。更にこの拡散で前工程で形成したベース領域(7) を
ドライブインして約２．５μｍの深さのベース領域(7)
を形成している。

本工程は本発明の特徴とする工程で、上下分離領域(4)
の上拡散層(4′)を十分にはい上げた後に上拡散層(4″)
を拡散しているので、上拡散層(4″)の深さを約３μｍ
と浅くでき、上拡散層(4″)の拡散時間を約１２００℃
で１時間に短縮できる。このため上拡散層(4″)の横方
向の拡散を大巾に低減でき、拡散孔周端より約３μｍ以
内に納められ上拡散層(4″)の表面占有面積を大巾に縮
少できる。

更にまた第１図Ｆに示す如く、ベース領域(7)表面および
コレクタ導出領域(8) 表面にはエミッタ領域(9) および
コレクタコンタクト領域(10)を拡散する。この拡散はＮ
ＰＮトランジスタのベース拡散工程で行う。その後ベー
ス領域(7) 表面にはＮＰＮトランジスタのエミッタ拡散
工程でベースコンタクト領域(11)を形成している。エミ
ッタ領域(9) は約２μｍの深さに、ベースコンタクト領
域(11)は約１．５μｍの深さに形成されている。

次に本発明に依る半導体集積回路の製造方法の第２の実
施例を第２図Ａ乃至第２図Ｆを参照して詳述する。

先ず第２図Ａに示す如く、半導体基板(21)としてＰ型の
シリコン基板を用い、基板(21)上に選択的にアンチモン
をデポジションとしてＮ⁺型の埋め込み層(23)を形成
し、埋め込み層(23)上および埋め込み層(23)を囲む基板
(21)表面にはボロンをデポジションとしてコレクタ埋め
込み層(25)と上下分離領域(24)の下拡散層(24′)も行っ
ておく。

次に第２図Ｂに示す如く、基板(21)上にエピタキシャル
層(22)を約７μｍ厚程度に成長させる。その後基板(21)
を加熱処理して埋め込み層(23)、コレクタ埋め込み層(2
5)および上下分離領域(24)の下拡散層(24′)を上下方向
に拡散させ、所定の巾を有する埋め込み層(23)、コレク
タ埋め込み層(25)を形成する。具体的には上下分離領域
(24)の下拡散層(24′)は約５μｍほどエピタキシャル層
(22)下面よりはい上がる。

続いて第２図Ｃに示す如く、本発明の特徴とするイオン
注入によりコレクタ領域(26)を形成する。このイオン注
入はボロンをドーズ量１０¹³〜１０¹⁵cm^-2で加速電圧８
０〜２００KeVで行い、コレクタ埋め込み層(25)上のエ
ピタキシャル層(22)表面に不純物をイオン注入した後約
４μｍの深さにドライブインしてコレクタ埋め込み層(2
5)まで到達させる。なおこのドライブインは前述した上
下分離領域(24) の下拡散層(24′)の拡散と同時に行う
のが簡便である。

更にコレクタ領域(26)表面にはリンをイオン注入してベ
ース領域(28)を形成する。このイオン注入はリンをドー
ズ量１０¹⁵〜１０¹⁷cm^-2で加速電圧６０〜１００KeVで
行い、深さ約２．５μｍにドライブインしてベース領域
(8) を形成している。なおベース領域(28)のドライブイ
ンは後の上下分離領域(24) の上拡散層(24″)の拡散と
同時に行うと簡便である。

更に第２図Ｄに示す如く、エピタキシャル層(22)表面よ
り上下分離領域(24)の上拡散層(24″)とコレクタ導出領
域(27)を同時に拡散し、上下分離領域(24)を連結させて
エピタキシャル層(22)をＰＮ分離する。またこのコレク
タ導出領域(27)はコレクタ埋め込み層(25)まで達し、コ
レクタ導出領域(27)はコレクタ領域(26)全周を囲んでい
る。具体的に上拡散層(24″)は約１２００℃で１時間の
拡散で約３μｍの深さに拡散される。

更にまた第２図Ｅに示す如く、ベース領域(28)表面およ
びコレクタ導出領域(27)表面にはエミッタ領域(30)およ
びコレクタコンタクト領域(31)を拡散する。この拡散は
ＮＰＮトランジスタのベース拡散工程で行う。その後ベ
ース領域(28)表面にはＮＰＮトランジスタのエミッタ拡
散工程でベースコンタクト領域(29)を形成している。具
体的にはベース領域(28)は約２．５μｍ、エミッタ領域
(30)は約２μｍ、ベースコンタクト領域(29)は約１．５
μｍの深さに形成されている。

更にまた第２図Ｆに示す如く、周知の蒸着技術により蒸
着アルミニウムでコレクタ電極(33)、ベース電極(34)お
よびエミッタ電極(35)を形成する。

斯上した本発明の製造方法に依る縦型ＰＮＰトランジス
タは、Ｐ型のシリコン半導体基板(21)と、基板(21)上に
積層されたＮ型のエピタキシャル層(22)と、基板(21)上
に設けたＮ⁺型の埋め込み層(23)と、この埋め込み層(2
3)を完全に囲む様にエピタキシャル層(22) を貫通した
Ｐ⁺型の上下分離領域(24)、埋め込み層(23)上に設けら
れたＰ⁺型の埋め込み層(25)と、エピタキシャル層(22)表
面からコレクタ埋め込み層(25)まで達するイオン注入で
形成されたＰ型のコレクタ領域(26)と、エピタキシャル
層(22)表面からコレクタ埋め込み層(25) まで達するＰ⁺
型のコレクタ導出領域(27)と、コレクタ領域(26)表面に
イオン注入で形成させたＮ型のベース領域(28)と、ベー
ス領域(28)表面に形成されたＮ⁺型のベースコンタクト
領域(29)と、ベース領域(28)表面に形成されたＰ型のエ
ミッタ領域(30)と、コレクタ導出領域(27)表面に重畳し
て形成されたＰ⁺型のコレクタコンタクト領域(31)と、
エピタキシャル層(22)表面を被覆する酸化膜(32)と、こ
の酸化膜(32)に設けたコンタクト孔を介してコレクタコ
ンタクト領域(31)ベースコンタクト領域(29)およびエミ
ッタ領域(30)に夫々オーミック接触するコレクタ電極(3
3)ベース電極(34)およびエミッタ電極(35)より構成され
ている。

斯る縦型ＰＮＰトランジスタはエピタキシャル層(22)を
全部イオン注入で形成したコレクタ領域(26)として用い
る点に特徴があり、このコレクタ領域(26)にベース領域
(28)およびエミッタ領域(30)を二重拡散することにより
拡散型のベース領域とばらつきの少いベース巾を実現し
ています。

(ト)発明の効果本発明に依れば、上下分離領域(4) の下拡散層(4′)お
よびコレクタ領域(6) の深い拡散を十分に行った後に上
下分離領域(4) の上拡散層(4″)を拡散しているので、上
下分離領域(4)の上拡散層(4′)を浅く形成でき、上下分
離領域(4)の上拡散層(4″)の横方向への拡散を約３μｍ
以下に抑えられ、上拡散層(4″)のエピタキシャル層(2)
表面の占有面積を大巾に減少でき、集積度を大巾に向
上できる。

また本発明に依れば上下分離領域(4)の上拡散層(4″)が
下拡散層(4′)より大巾に浅いので、上下分離領域(4)の
上拡散層(4″)の拡散時間を従来の３〜４時間より約１
時間に大巾に短縮できる。この結果エピタキシャル層
(2) 表面への熱ストレスやダメージを大巾に減少でき、
トランジスタの微小電流時のｈ_FEの低下を防止でき、ノ
イズを大巾に減少できる。

更に本発明に依ればベース領域(28)を従来のエピタキシ
ャル層による均一ベース構造から拡散ベース構造とな
り、ドリフト電界を発生できる。またベース巾はベース
領域(28)とエミッタ領域(30)の二重拡散構造で制御でき
るので、ベース巾を従来のものより大巾に狭く形成で
き、その製造上のばらつきも大巾に小さくできる。この
結果本発明の縦型ＰＮＰトランジスタのｆ_Tを約２００
ＭHzまで大巾に向上できる利点を有する。

更に本発明に依ればベース領域(28)とエミッタ領域(30)
を二重拡散で形成できるので、ベースス巾のばらつきが
エピタキシャル層でベース巾を形成する従来のものに比
較して大巾に減少でき、ｈ_FEの製造上のばらつきを大巾
に低減できる。

更に本発明に依ればコレクタ埋め込み層(25)を十分には
い上げて拡散できるので、コレクタ領域(26)をコレクタ
埋め込み層(25)まで十分に到達でき、且つコレクタ領域
(26)をコレクタ埋め込み層(25)とコレクタ導出領域(27)
で囲んでいるので、飽和電圧Ｖ_CE(sat)を大巾に低下で
きる。

【図面の簡単な説明】第１図Ａ乃至第１図Ｆは本発明の半導体集積回路の製造
方法の第１の実施例を説明する断面図、第２図Ａ乃至第
２図Ｆは本発明の第２の実施例を説明する断面図、第３
図Ａ乃至第３図Ｄは従来の半導体集積回路の製造方法を
説明する断面図、第４図および第５図は従来の縦型ＰＮ
Ｐトランジスタを説明する断面図、第６図は第５図の従
来の縦型ＰＮＰトランジスタの不純物プロフアイルを説
明する特性図である。 (1)は半導体基板、(2)はエピタキシャル層、(3)は埋め
込み層、(4)は上下分離領域、(4′)は下拡散層、(4″)
は上拡散層、(5)はコレクタ埋め込み層、(6)はコレクタ
領域、(7)はベース領域、(9)はエミッタ領域、(21)は半
導体基板、(22)はエピタキシャル層、(23)は埋め込み
層、(24)は上下分離領域、(24′)は下拡散層、(24″)は
上拡散層、(25)はコレクタ埋め込み層、(26)はコレクタ
領域、(28)はベース領域、(30)はエミッタ領域である。

Claims

【特許請求の範囲】

【請求項１】一導電型の半導体基板表面に逆導電型の埋
め込み層を形成し、該埋め込み層に重畳して一導電のコ
レクタ埋め込み層を形成し、且つ該埋め込み層を囲んで
前記基板表面に上下分離領域の一導電型の下拡散層を付
着する工程、前記基板表面に逆導電型のエピタキシャル層を積層する
工程、前記エピタキシャル層表面にコレクタ領域を形成する不
純物を選択的にイオン注入する工程、基板全体に熱処理を加えて前記上下分離領域の下拡散層
が前記エピタキシャル層の厚みの半分より上まではい上
がるように拡散し、同時に前記コレクタ埋め込み層およ
び前記埋め込み層を前記エピタキシャル層内にはい上が
らせて拡散し、且つこの熱処理で前記イオン注入した不
純物を前記エピタキシャル層内に引き伸ばし拡散して予
定される前記上下分離領域の上拡散層より深く前記コレ
クタ埋め込み層に達するコレクタ領域を形成する工程、
前記コレクタ領域表面に逆導電型の不純物をイオン注入
してトランジスタのベース領域を形成する工程、前記エピタキシャル層表面よりエピタキシャル層の厚み
の半分より浅い上下分離領域の一導電型の上拡散層を拡
散し前記下拡散層に到達させる工程、前記ベース領域表面に一導電型の不純物を拡散してトラ
ンジスタのエミッタ領域を形成する工程とを具備するこ
とを特徴とする半導体集積回路の製造方法。