JPS6230467B2

JPS6230467B2 -

Info

Publication number: JPS6230467B2
Application number: JP54151534A
Authority: JP
Inventors: Takao Nishitani; Juichi Kawakami
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1979-11-22
Filing date: 1979-11-22
Publication date: 1987-07-02
Also published as: DE3071416D1; EP0029706A1; JPS5674774A; EP0029706B1; US4379338A; CA1165891A

Description

【発明の詳細な説明】本発明はデイジタル信号処理等で必要となる連
続加算における連続加算結果のオーバー・フロー
を検出することのできる演算回路に関する。

デイジタル信号処理とは、アナログ信号をデイ
ジタル信号に変換し（Ａ／Ｄ変換し）、デイジタ
ル信号として取り扱い、必要とされるフイルタ操
作などをデイジタル演算で実行する技術である。
この技術の詳細は、1975年Prentice−Hall、INC.
発行の「Theory and Application of Digital
Signal Processing」（文献１）を参照できる。以
下、ここではデイジタル信号処理で中心となるデ
イジタル・フイルタの演算内容について簡単に述
べる。

一般に、高次のアナログ・フイルタは同次数の
デイジタル・フイルタに置換される。しかし、高
次デイジタル・フイルタを直接実現すると、安定
状態で動作させるためには係数精度を高く取る必
要があるため、通常双２次デイジタル・フイルタ
の縦属接続または並列接続で実現している。この
双２次デイジタル・フイルタは、時刻ｋでの入力
信号標本値、出力信号の標本直および内部状態変
数の値をそれぞれｘ_k、ｙ_kおよびｗ_kとすれば、と記述できる。ただし、ここでα_１、α_２、β
_１、β_２はフイルタの周波数特性より定まる固定
係数である。

また、双２次デイジタル・フイルタを用いない
で安定な高次デイジタルフイルタを実現するに
は、対応する特性を持つアナログ・フイルタのイ
ンパルス応答の有限標本値系列｛Ｃ_i｜Ｏ≦ｉ≦
Ｎ｝を用いてを演算することにより求まる。

式(1)および(2)の演算には通常２の補数表示によ
る固定小数点演算を採用してハードウエア規模を
小さくしているが、さらに、変数を格納するレジ
スタ長を有効利用するために、変数のダイナミツ
ク・レンジを〔−１、＋１〕とし、MSB（最上位
ビツト）に符号を、MSBとMSBの次のビツトと
の間に小数点を置き、変数の精度をレジスタ長一
杯に取つている。また、式(1)および(2)の左辺の変
数はフイルタの設計時に平均レベルとして〔−
１、＋１）の内部に納まるよう係数が定められ
る。

連続加算時におけるオーバー・フローの問題は
以上のようなデイジタル・フイルターのハードウ
エアの設計時に発生する。今、簡単に説明するた
め、式(1)および(2)の右辺各項が〔−１、＋１）の
範囲内にあるものとする。例えば、式(1)のβ
₁w_k-1は１≦β_１≦２の場合があるため、β₁w_k-1
は必ずしも範囲内にないが、 β₁w_k-1＝β_１／２ｗ_k-1＋β_１／２ｗ_k-1……(3) と変形し、項数を増加させることで上記の条件は
満足できる。まず、第１の問題は、式(1)および(2)
の左辺の平均レベルが〔−１、＋１）内に納まる
設計では、瞬時的にこの範囲を超える可能性があ
ることである。右辺の項数がＮ個ある場合では、
最大「log2N」ビツト分小数点より上位のビツト
まで大きなレベルが現われうる。このため、小数
点より上位に符号ビツトのみしか持たない上記の
方法では瞬時的に、もしくは演算結果そのものが
オーバー・フローとなり、正しい結果が得られな
い。オーバー・フローが発生した場合は、そのオ
ーバーフローがプラス側かマイナス側かによつて
それぞれプラス側最大値、マイナス側最大値に訂
正しなければ、フル・ダイナミツクレンジ分の誤
差を生じる。このようなオーバー・フロー時の訂
正の必要性は式(1)の双２次型デイジタル・フイル
タにおいては深刻である。内部変数ｗ_kは、内内
部変数ｗ_k-1，ｗ_k-2により計算されるものであ
り、オーバー・フローによりこの内部変数に大き
な誤差を生ずると、次からの内部変数ｗ_k+1にも
大きな誤差が生じる。つまり内部変数は永遠に誤
差を記憶しつづけ、結果として、フイルタの動作
が不安定になつてしまう。また、式(2)の場合は、
内部変数にオーバー・フローの影響が現われない
ため、オーバー・フローの訂正がなくとも直接的
な影響は少ない。しかし、この形式のフイルタは
ある特性との相関を求める場合によく応用され、
この場合、オーバー・フローにより相関が大きく
狂うと、相関の大きさを応用した制御システムに
重大な影響を及ぼす。

第２の問題点は、式(1)および(2)の右辺の計算途
中に発生するオーバー・フローである。例えば、
計算の途中でプラス側のオーバー・フローが発生
した場合を考えよう。このような場合、直ちにオ
ーバー・フローの訂正を行なうのも一法である
が、設計段階では左辺の平均レベルが〔−１、＋
１）の範囲内に来るようにしているため、オーバ
ー・フローを起こした項の次の項から最終項まで
計算すれば、マイナス側のオーバー・フローを起
こして結果的には上記範囲に入る可能性は充分に
高い。つまり、正しい演算結果としてはオーバ
ー・フローを起こしていないにも拘わらず演算途
中ではプラス側とマイナス側のオーバー・フロー
を起こしたことになる。

従来のこれらの問題に対処する方法としては次
の２つの方法が知られている。

第１の方法は、加算演算を行なう部分について
は、MSBの極性符号ビツトを拡張し、演算回路
自身もこれ等のデータを取り扱えるよう拡張する
方法である。例えば、Ｎ回の連続加算を想定して
いる場合、小数点以上に〓log2N」＋１ビツトの
符号ビツトを設ける。この方法では前記第１の問
題点で示した最悪のオーバー・フローが起こつて
も、小数点以上に〓log2N」ビツトのデータが発
生するだけであるため、拡張された極性符号ビツ
トのMSBは正しい極性を示しており、また、最
終結果が〔−１、＋１）の範囲を超えたことは、
拡散した極性符号ビツトすべて（つまり、小数点
以上のすべてのビツト）が同じ値を持つているか
否かで判定できる。さらに、この方法は前記第２
の問題点に対しても有効である。つまり、この方
法を用いると、演算部のダイナミツク・レンジが
拡大することになるため、演算の途中結果が［−
１、＋１）の範囲を超えたとしても、拡散された
演算レジスタ内では＋１以上、もしくは−１以下
の値を保持できる。このため、演算結果が上記
［−１、＋１）の範囲内にあればこの演算結果は誤
差なく計算されており、途中結果でオーバー・フ
ローが起つていても最終結果は上記のオーバー・
フロー検出方法ではオーバー・フローと判定さな
いため好都合である。

しかしながら、この方式によると、演算回路お
よび演算レジスタは〓logN」＋１ビツト分余計に
設けておかねばならず、これはハードウエアの増
大となるばかりではない。演算回路の取り扱える
ビツト長を大きく取ることは、LBS側からのキヤ
リー信号／ボロー信号がMSBに到達するまでの
時間が長くかかるため演算部における演算速度の
低下を招くことすらある。

第２の方法は連続加算の途中であつても、オー
バー・フローが発生する毎にオーバー・フローが
起つた方向（プラス側かマイナス側）の最大値に
演算結果を修正する方法である。この方法に従う
と、オーバー・フローが生じてもオーバー・フロ
ーの訂正を行なわない場合と比べると小さな誤差
を発生するだけである。このため、前述の双２次
デイジタル・フイルタを実現する式(1)において、
内部状態ｗ_kを求める場合にオーバー・フローが
発生しても、デイジタル・フイルタの動作が不安
定にならないことが知られている（デイジタル・
フイルタの動作が不安定にならないことについて
は、1975年４月発行のProceedings of the IEEE
P.633〜P.648“Special−Purpose Hardware for
Digital Signal Processing”（文献２）に詳述さ
れている）。

しかしながら、この方法を非巡回型デイジタ
ル・フイルタや相関計算などに用いられる式(2)に
適用した場合、連続加算中に発生するオーバー・
フローを取り扱える最大値に修正する毎に修正誤
差が累積されて行き、たとえ正しい連続加算結果
が（＋１、−１〕の範囲内に入つている場合でも
Ｎが大きい場合は、大きな誤差成分を含んでいる
可能性があつた。

なお、単一加算を行なう場合に、オーバー・フ
ローが発生したか否かを検出するには、従来から
次のような検出を行なつている。

(1) 加算前の２つのデータの極性符号ビツトが同
符号であり、出力データの極性符号ビツドがこ
れ等と異なる極性符号であること。（前記文献
２の第636頁参照） (2) 加算器のMSB（最上位ビツト、２の補数表
現による今の場合は極性符号ビツト）へのキヤ
リー信号入力と、キヤリー信号出力が異符号で
あること（1976年にAMD社から発行された
The Am2900 Family Data Book（文献３）の
第11頁参照）。

本発明の目的は演算部で取り扱うデータの符号
ビツトの拡張を行なうことなく正しく計算された
連続加算結果が〔−１、＋１）の範囲外の場合に
のみオーバー・フローが発生したことを検出する
オーバー・フロー検出器につき演算回路を提供す
ることにある。

本発明では、数値が２の補数表現されている場
合、連続加算時において一度ある方向（プラス側
もしくはマイナス側）にオーバー・フローを起こ
しても、オーバー・フローの修正を行なわずに加
算を続け、逆方向にオーバー・フローが発生する
と、正規の〔−１、＋１）の範囲にある数値に帰
る性質を用いている。以下この性質について説明
する。２の補数表現された数値Ｐが〔−１、＋
１）の範囲を起えた場合のオーバー・フローの結
果として生ずる数値Ｑとの関係は第１図の通りで
ある。これは２の補数表現ではプラス側最大値の
LSBビツトに＋１を行なうとマイナスの最大値と
なることから明らかであろう。いま、第１図にお
いて、連続加算時の途中結果が第１図のP₁で示さ
れる値であつたとする。次の加算時に正の値ｘが
加えられプラス側のオーバー・フローを発生し、
P₂の値となつたとする。このとき、Ｑの値は
P₂′となり、オーバー・フローを発生した結果、
連続加算はＰ軸上のP₂′に対して行なわれる。い
ま、ａという負の量がさらに加え込まれたとする
と、マイナス側のオーバー・フローが発生し、
P₃′の値を得る。P₃′に対するＱの値はP₃である。
第１図より明らかなように、オーバー・フローを
考慮に入れずＰ軸上でP₂にａを加え込んだ場合も
P₃となり一致する。一般的に言つて、２の補数表
示を行なつた系では連続加算結果の真の値Ｐとオ
ーバー・フローを含んだ連続加算結果Ｑの値との
関係が第１図に示された周期的な構造を持つ関数
で表現されるため、連続加算中のプラス側オーバ
ー・フローの回数をｍ回、マイナス側オーバー・
フローの回数をｎ回とすれば、オーバー・フロー
を含んだ演算は区間〔−１、＋１）で行なわれて
いるものの、ｋ＝ｍ−ｎとして区間〔2k−１、
2k＋１）での処理を行なつていると考えられ
る。つまり、ｋとＱが与えられれば、Ｐ＝2k＋Ｑで真のＰが再現できる。

従つて、連続加算中のプラス側オーバー・フロ
ーの回数と、マイナス側オーバー・フローの回数
とが等しければ、連続加算結果は一時的に〔−
１、＋１）の範囲内からはずれても、もとにもど
ると言える。このため、連続加算時のオーバー・
フローの回数をプラス側およびマイナス側別々に
計数し、その計数値が等しければ連続加算結果は
オーバー・フローしていないと判定でき、また、
計数値が等しくなければ計数値の多い方の側へオ
ーバー・フローしていると判定できる。

以下に図面を参照しながら本発明を詳細に説明
する。

第２図に示す本発明の一実施例は、アツプ・ダ
ウン・カウンタ１、ゼロ検出回路２、極性符号抽
出回路３、単一オーバー・フロー検出器４、フ
ル・アダー５１，５２，５３、および５４から構
成された加算器５、累算レジスタ７、加算データ
入力端子６１，６２，６３および６４（データの
MSBは端子６４へ入力）、非加算データ入力端子
７１，７２，６３および７４（データのMSBは
端子７４へ入力）、加算結果出力端子８１，８
２，８３および８４（データのMSBは端子８４
へ入力）、オーバー・フロー発生信号出力端子
９、極性検出器出力端子１０、アツプ・ダウン・
カウンタ１のリセツト端子１１および累算レジス
タ７のリセツト端子７５から構成されている。

ここで、アツプ・ダウン・カウンタ１、ゼロ検
出回路２、フル・アダー５１〜５４および累算レ
ジスタ７は1973年TI（テキサス・インストルメ
ント）社発行の刊行物“The TTL Data Book
for Design Engineers”（文献４）PP.417〜
426、PP.202〜208、PP.396〜397およびPP.363〜
368にそれぞれ記載された構成を用いることがで
きる。さらに、フル・アダー51〜54のＡ端子は加
算ビツト入力端子、Ｂ端子は非加算ビツト入力端
子、Ｓ端子は加算結果出力端子、CI端子および
CO端子はそれぞれキヤリー信号入力端子および
キヤリー信号出力端子をそれぞれ示している。ア
ツプ・ダウン・カウンタ１のCONT端子はこの端
子に信号“１”が入力されているときプラス方向
歩進し、入力信号“０”が入力されているときマ
イナス方向歩進するように切り換える端子であ
り、CLOCK端子はCONT端子により制御された
方向に“１”歩進させる信号の入力端子、B1、
B2、B3、B4端子はカウンタの内容の出力端子
（アツプ・ダウンカウンタ１内のデータはB1に
MSBの内容、B4にLSBの内容が出力される）で
あり、RESET端子はアツプ・ダウン・カウンタ
１の内容をクリヤする端子である。また、極性符
号抽出回路３は図示した通り、アツプ・ダウン・
カウンタ１のMSBをそのまま出力する回路であ
り、単一オーバー・フロー検出回路４は排他的論
理和ゲートであり、オーバー・フロー情報は、前
述の従来技術の説明で述べた文献３記載の手法を
用いるものである。つまり、加算器５のMSBを
処理するフル・アダー５４へのキヤリー入力信号
とキヤリー出力信号が異なつている場合をオーバ
ー・フローとして検出する方法である。また、本
発明の回路ではオーバー・フローが発生した場合
端子９が“１”になり、さらにこの場合に限り、
端子１０の情報が意味を持ち、“０”の場合プラ
ス側オーバー・フロー、“１”の場合マイナス側
オーバー・フローとなる。

以下、本発明の原理で述べたP₁＋ｘ＋ａという
演算を例に取つて第１図を用いて説明する。連続
加算に先立つて、端子７５および１１に信号を加
え、アツプ・ダウン・カウンタ１および累算レジ
スタ７の内容をゼロにする。

最初の加算は累算レジスタ７の内容ゼロと端子
６１〜６４に加えられた数値の間で行なわれるた
め、オーバー・フローは発生せず、累算レジスタ
７には端子６１〜６４に加えられた第１図のP₁に
相当する値が入力される。この演算を行なうとき
のフル・アダー５４〜５１の動作を考えると、端
子７１〜７３には数値ゼロが入力されるため、い
ずれもゼロであり、端子６１〜６４は入力データ
に依存したデータが入力される。このため、各フ
ル・アダーのキヤリー入力端子およびキヤリー出
力端子には“０”を示す信号が来るだけである。
単一オーバー・フロー検出回路４は排他的論理和
であるため、この出力は“０”であり、アツプ・
ダウン・カウンタ１は動作しない。この一回加算
時におけるオーバー・フローの検出も連続加算用
オーバー・フロー検出回路で次のように検出でき
る。アツプ・ダウン・カウンタ１の内容はゼロで
あり、この出力はゼロ検出回路２の端子Ａに加え
られ数値ゼロ（端子Ｂに入力される全て“０”の
パタン）と比較され、両入力値が一致するため連
続加算結果オーバー・フロー検出端子９は“０”
となり、オーバー・フローが発生しなかつたこと
を示す。

次に本発明の原理の部分で説明したように累算
レジスタ７の内容P₁に数値ｘが加えられる連続加
算を考えよう。数値P₁およびｘはともに正の値で
あるため、極性符号ビツトであるMSBはいずれ
の場合もゼロである。このため、フル・アダー５
４の端子Ａ，Ｂに加わる信号は“０”である。こ
のため、P₁とｘとの加算結果がオーバー・フロー
となるのは、フル・アダー５４へ入力されるフ
ル・アダー５３からのキヤリー信号が“１”のと
きで、この場合、フル・アダー５４の和出力端子
Ｓに“１”が出力され、キヤリー出力端子COに
は“０”が出力される。この結果、単一オーバ
ー・フロー検出回路４はフル・アダー５４のキヤ
リー入力信号(1)とキヤリー出力信号（０）との排
他的論理和を取り、“１”を出力しオーバー・フ
ローの発生を知らせる。また、このとき、加算結
果を出力する端子８１〜８４の、極性符号出力端
子８４には“１”（マイナス）が出力されている
が、オーバー・フローによりマイナスとなつたの
だから、プラス側オーバー・フローが発生したこ
とを示している。さらに、アツプ・ダウン・カウ
ンタ１のCLOCK端子に“１”がCONT端子に
“１”が入力されているため“１”歩進し、アツ
プ・ダウン・カウンタ１の内容は“１”となる。
この数値はゼロ比較回路２でゼロと一致しないこ
とが判定され、出力端子９に“１”が出力され、
オーバー・フローがあつたことを知らせる。ま
た、アツプ・ダウン・カウンタ１の内容が“１”
であるため、アツプ・ダウン・カウンタのMSB
の内容を取り出す極性符号抽出回路３の出力はゼ
ロであり、オーバー・フローはプラス側に起こつ
た事を示す。なお、この加算演算を行なうと、累
算レジスタ７にはオーバー・フローした値が格納
される。この値は、第１図P₂′で示された負の値
になつている。すなわち、アツプ・ダウン・カウ
ンタ１の示す数値を一般にｋとすれば、真の累算
結果ｌはｌ＋2kにより得られる。

次に累算レジスタの内容P₂′に数値ａが加えら
れる連続加算（第１図参照）を考えよう。数値
P₂′および数値ａはマイナス値を持つているた
め、両数値の極性符号は“１”である。このた
め、フル・アダー５４の端子ＡおよびＢには
“１”が加わり、キヤリー出力COは“１”とな
る。両数値のマイナスの値が大きい場合、２の補
数表現ではMSBの下の桁はゼロが連続すること
になるため、フル・アダー５３のキヤリー出力は
ゼロとなり、この結果、極性符号ビツトの加算を
行なうフル・アダー５４の加算出力端子Ｓはゼロ
を出力し、加算結果がオーバー・フローによりプ
ラスの数値となる。このとき、単一オーバー・フ
ロー検出回路４はフル・アダー５４のキヤリー入
力信号（０）とキヤリー出力信号(1)の排他的論理
和である“１”を出力する。この結果、アツプ・
ダウン・カウンタ１のCONT端子には、フル・ア
ダー５４のＳ出力である“０”が、また、
CLOCK端子には単一オーバー・フロー検出回路
４の出力である“１”が加わるため、“−１”歩
進される。アツプ・ダウン・カウンタ１の内容は
“１”であつたから、この“−１”歩進によりゼ
ロとなる。この結果、ゼロ検出回路２はアツプ・
ダウン・カウンタ１の内容がゼロであるため
“０”を出力し、これまでの連続加算による演算
結果にはオーバー・フローによる誤差が含まれて
いないことを示す。

以上のように、連続加算時において一度プラス
側にオーバー・フローした場合でも、マイナス側
へのオーバー・フローがその後にあればオーバ
ー・フローとは検出されず、また、オーバー・フ
ローが発生している時は極性符号検出回路出力に
より、そのオーバー・フローがプラス側かマイナ
ス側かの判断ができる。以上の性質はアツプ・ダ
ウン・カウンタがＮビツトとすれば、一方向への
オーバー・フローが２^N-1−１回まであれば極性
符号検出回路出力も正しく動作する。

以上のように、本発明による連続加算結果のオ
ーバー・フロー検出回路を用いれば、加算回路の
ダイナミツク・レンジを〔−１、＋１）の範囲に
限定しているにも拘わらず、連続加算時にオーバ
ー・フローが発生しても、連続加算の真の最終結
果にオーバー・フローがなければ、累算レジスタ
に正しい答が得られているため、オーバー・フロ
ーを検出せず、また、オーバー・フローが発生し
ていれば、プラス側のオーバー・フローかマイナ
ス側のオーバー・フローかを知らせる回路を実現
できる。このため、この発明を前記のデイジタル
信号処理を行なうプロセツサの演算部に使用すれ
ば、簡単な回路を付加するだけで演算部の処理デ
ータ長を増加させることなく、安定な双２次巡回
型デイジタル・フイルタを作ることができ、ま
た、非巡回型デイジタル・フイルタの動作におい
ても、オーバー・フローによる誤差を少なくで
き、非巡回型デイジタル・フイルタの応用例とし
て用いられる相関器を構成しても誤差の少ない相
関回路を実現することができる。

なお、本発明は連続加算を中心に述べてきた
が、減算器を用いた連続減算のオーバー・フロー
検出にも適用できる。

次に本発明の第２の実施例を詳細に説明する。

第３図に示す本発明の第二の実施例は、単一オ
ーバー・フロー検出器４、フル・アダー５１，５
２，５３および５４から構成された加算器５、累
算レジスタ７、加算データ入力端子６１，６２，
６３および６４、非加算データ入力端子７１，７
２，７３および７４、加算出力端子８１，８２，
８３および８４、オーバー・フロー状態メモリ２
０、極性信号メモリ２１、オーバー・フロー生起
メモリ２３、オーバー・フロー・ゲート２２、ゲ
ート２４，２５および２６、連続加算オーバー・
フロー端子３０、オーバー・フロー極性端子３
１、オーバー・フロー生起メモリクリヤ端子３
２、オーバー・フロー状態メモリクリヤ端子３
３、極性符号メモリクリヤ端子３４および累算レ
ジスタクリヤ端子７５から構成されている。

ここで、オーバー・フロー生起メモリ２３はＲ
−Ｓフリツプフロツプ、極性符号メモリ２１はＤ
タイプフリツプフロツプであり、前記文献４の
P.128〜P.129に記述されていたものにより構成で
きる。また、オーバー・フロー状態メモリは、１
ビツトの歩進回路であり、同文献のP.224〜P.229
に記述されたものを用いることができる。

第３図において、単一オーバー・フロー検出器
４、フル・アダー５１，５２，５３および５４か
らなる加算器５および累算レジスタ７からなる部
分は第１の実施例と同一である。

第３図の回路が連続加算時に１度オーバー・フ
ローを起こしても、次に逆方向のオーバー・フロ
ーが起これば、加算結果はオーバー・フローとは
判定せず、正しいオーバー・フロー検出器になつ
ていることを、原理の説明に用いた第１図の状態
を参照して説明する。

連続加算に先立つて、端子７５，３２，３３お
よび３４に信号を加え、累算レジスタ７、オーバ
ー・フロー生起メモリ３２、オーバー・フロー状
態メモリ３３、極性符号メモリ２１をクリヤす
る。

最初の加算は累算レジスタ７の内容と、端子６
１〜６４に加えられた数値との間で行なわれる。
このため、単一オーバー・フローは発生せず、単
一オーバー・フロー検出器４の出力は“０”であ
り、オーバー・フロー状態メモリはゼロのままで
あり、この結果、ゲート２５は閉であるため、極
性符号メモリには何も書き込まれない。また、ゲ
ート２６はオーバー・フロー状態メモリ２０がゼ
ロであるため閉となり、オーバー・フロー生起メ
モリ２３はゼロのままである。ゲート２４はこの
結果ゼロ出力となり連続加算としてもオーバー・
フローがないことを示している。この加算結果と
して端子６１〜６４に加えられた第１図のP₁に相
当する値が累算レジスタ７に格納される。

次に本発明の原理で説明したように、累算レジ
スタ７の内容P₁に数値ｘが加えられる連続加算を
考えよう。このとき、第一の実施例で述べたよう
に加算器５はプラス側オーバー・フロー状態とな
つており、単一オーバー・フロー検出器４を
“１”とし、また、端子８４には“１”が出力さ
れている。オーバー・フロー状態メモリ２０、オ
ーバー・フロー生起メモリ２３、極性符号メモリ
２４の状態てこの結果変化するが、変化する前の
各メモリのトリガの状態は次の通りである。ゲー
ト２５は単一オーバー・フロー検出器４の出力が
“１”オーバー・フロー状態メモリ２０およびオ
ーバー・フロー生起メモリ２３の出力がゼロであ
るため開である。ゲート２６はオーバー・フロー
状態メモリ２０の出力がゼロであるため閉であ
る。このため、各メモリは次の様に変化する。オ
ーバー・フロー状態メモリ２０は単一オーバー・
フロー検出器出力が“１”のため、状態を反転し
て“１”に、オーバー・フロー生起メモリ２３は
ゲート２６が閉のため動作せず、ゼロのまま残
る。さらに、極性符号メモリ２１はゲート２５が
開のため、端子８４の極性符号内容である“１”
を取り込む。この結果、ゲート２４出力はオーバ
ー・フロー状態メモリ２０が“１”となつたこと
により“１”となり、オーバー・フローが起つた
ことを知らせる。また、端子３１は極性符号メモ
リ２１の出力“１”が表われ、このオーバー・フ
ローがプラス側のものであつたことを示す。累算
レジスタ７には第１図に示すP₂′の値が格納され
ることになる。

さらに、次に本発明の原理で説明したように累
算レジスタ７の内容P₂′に数値ａが加えられる連
続加算を考えよう。このとき、第一の実施例で述
べたように加算器５はマイナス側のオーバー・フ
ロー状態となつており、単一オーバー・フロー検
出器４を“１”とし、また、端子８４には“０”
が出力されている。オーバー・フロー状態メモリ
２０、オーバー・フロー生起メモリ２３、極性符
号メモリ２４の状態がこの結果変化するが、変化
する前の各メモリの状態は次の通りである。ゲー
ト２５はオーバー・フロー状態メモリ２０が
“１”、オーバー・フロー生起メモリ２３が
“０”、単一オーバー・フロー検出器４が“１”で
あるため閉である。ゲート２２は極性符号メモリ
２１の出力は“１”であり、端子８４には“０”
が出力されているためゼロを出力しており、この
ため、ゲート２６は閉である。この結果、各メモ
リは次のように変化する。オーバー・フロー状態
メモリ２０は単一オーバー・フロー検出器が
“１”であるため出力を反転して“０”となる。
極性符号メモリ２１はゲート２５が閉のため
“１”のままである。オーバー・フロー生起メモ
リ２３は、ゲート２６が閉のためゼロのままであ
る。この結果、ゲート２４の出力は、オーバー・
フロー状態メモリ２０とオーバー・フロー生起メ
モリ２３が伴にゼロであるためゼロを出力し、こ
の結果はオーバー・フローでないことを示し、正
しい結果を与える。

以上の１回のオーバー・フローが修正される例
であるが、先程の最終加算において、同方向のオ
ーバー・フローが発生した場合を考えよう。つま
り、オーバー・フロー状態メモリ２０が“１”で
あり、極性符号メモリが“１”を保持していると
き（プラス側オーバー・フローが起こつている状
態）、さらにプラス側オーバー・フローが起つた
場合を考えよう。この場合、単一オーバー・フロ
ー検出器４は“１”を出力し、ゲート２２は極性
符号メモリの出力は“１”であり、プラス側オー
バー・フロー時は端子８４に“１”がきているた
め“１”を出力する。この結果、ゲート２６はオ
ーバー・フロー状態メモリ２０の出力が“１”、
単一オーバー・フロー検出器４の出力は“１”、
さらにゲート２２が“１”を出力しているため開
となる。このため、各メモリは次のように変化す
る。オーバー・フロー状態メモリ２０は単一オー
バー・フロー検出器４が“１”であるため“０”
に極性符号メモリ２１はゲート２５が閉のため
“１”のままであるが、オーバー・フロー生起メ
モリ２３は、ゲート２６が開のため“１”にセツ
トされる。従つて、ゲート２４はオーバー・フロ
ー生起メモリ２３の出力が“１”であるため、
“１”となり、オーバー・フロー検出端子３０に
オーバー・フローが発生していることを示す。ま
た、オーバー・フローの方向は、極性符号端子３
４が“１”であるため、プラス側のオーバー・フ
ローであることがわかる。

ところで、オーバー・フロー生起メモリ２３が
“１”になると、ゲート２５は常に閉となり、ま
た、オーバー・フロー生起メモリ２３は端子３２
に信号が加わらない限りゼロにはならないため、
以後の連続加算において、オーバー・フローがど
のように生起しても連続加算オーバー・フロー検
出端子３０には“１”が出力され続け、オーバ
ー・フローのあつたことを知らせる。この場合の
オーバー・フローの方向も極性符号メモリ２１が
書き換わらないためプラス側情報である“１”が
端子３１から出力される。

以上のように、本発明によれば、フリツプ・フ
ロツプ３個と数個のゲートだけで、連続加算時に
一度ある方向のオーバー・フローが発生しても、
次に逆方向のオーバー・フローが発生すると連続
加算結果としてはオーバー・フローとならなくか
つ連続加算回路は理論上無限回行なつても可能で
ある連続加算結果のオーバー・フロー検出が実現
できる。このため、この発明を前記のデイジタル
信号処理を行なうプロセツサの演算部に適用すれ
ば、簡単な回路を付加するだけで、演算部の処理
データ長を増加させることなく安定な双２次巡回
型デイジタル・フイルタを作ることができる。さ
らに、理論上無限回の連続加算においても利用が
可能であるため、タツプ数の多い非巡回型デイジ
タル・フイルタの演算にも応用でき、オーバー・
フローによる誤差を小さくできる。なお、本発明
は連続加算について述べてきたが、減算器を用い
た連続減算に対してもオーバー・フローの問題は
同様に扱える。

以上のように第一の実施例と第二の実施例との
差は次のように要約できる。

第１の実施例では計数回路の扱える数値まで単
一方向オーバーフローが連続して起こつても、連
続加算の終了時点までに演算結果が〔−１、＋
１）の範囲にもどればオーバー・フローとならな
い。しかし、連続加算回数は計数回路の扱える数
値に依存する。第二の実施例では、オーバー・フ
ローは連続して２度同一方向に起こればもはや最
終結果の如何に拘わらずオーバー・フローとみな
してしまうが、連続加算回数には関係がなくな
る。つまり、第二の実施例は連続加算中にオーバ
ー・フローが起こつても最終結果がオーバー・フ
ローとならないのは、プラス側オーバー・フロー
回数とマイナス側オーバー・フロー回数が一致す
る時のみであることから、オーバー・フローの発
生のみに注目すると、少なくとも偶数回のオーバ
ー・フローが発生しているときにのみ最終結果が
オーバー・フローとならないことを利用する。た
だし、連続加算回数に制限を加えないようにする
ため、単一方向オーバー・フローが連続して発生
した場合は最終結果の如何に拘わらずオーバー・
フローと見なす。このような制限を加えても、連
続加算結果である出力信号の平均レベルが〔−
１、＋１）範囲内に来るような設計がなされるデ
イジタル・フイルタ等では連続加算中に２度同一
方向のオーバー・フローが発生する確率は少ない
ものと考えられる。

【図面の簡単な説明】

第１図は本発明の原理を示す図、第２図は本発
明の第一の実施例を示す図および第３図は本発明
の第二の実施例を示す図である。第２図において、１……アツプ・ダウン・カウ
ンタ、２……ゼロ検出回路、３……極性検出回
路、４……単一オーバー・フロー検出器、５……
加算器、７……累算レジスタである。第３図にお
いて、４……単一オーバー・フロー検出器、５…
…加算器、７……累算レジスタ、２０……オーバ
ー・フロー状態メモリ、２１……極性符号メモ
リ、２２……オーバー・フロー・ゲート、２３…
…オーバー・フロー生起メモリ、２４，２５およ
び２６……ゲート。

Claims

【特許請求の範囲】１複数の２の補数表示固定小数点データを１組
の加算器または減算器を用いて連続加算または減
算する演算回路において、前記加算器または前記減算器に加えられた２組
のデータの加算または減算結果がオーバー・フロ
ーか否かを判別する単一オーバー・フロー検出器
と、前記単一オーバー・フロー検出器が“１”とな
りかつ前記加算器または前記減算器の最上位ビツ
ト出力が“０”のときにプラス側またはマイナス
側に歩進し前記単一オーバー・フロー検出器が
“１”となりかつ前記加算器または前記減算器の
最上位ビツト出力が“１”のときにマイナス側ま
たはプラス側に歩進する計数回路と、前記計数回路の内容がゼロか否かを検出するゼ
ロ検出回路と、前記計数回路の内容をゼロにする手段とを備
え、前記連続加算または減算を実行する前に前記計
数回路をゼロとし連続加算または減算が終了した
時点において、前記ゼロ検出回路の出力がゼロか
否かにより連続加算または減算結果がオーバー・
フローの状態にあるか否かを判定しオーバー・フ
ローありと判定したとき前記計数回路の最上位ビ
ツト出力により該オーバー・フローがプラス側の
ものかマイナス側のものかを判定することを特徴
とするオーバー・フロー検出回路つき演算回路。２複数の２の補数表示固定小数点データを１組
の加算器または減算器を用いて連続加算もしくは
減算する演算回路において、前記加算器もしくは
前記減算器に加えられた２組のデータの加算また
は減算結果がオーバー・フローか否かを判別する
単一オーバー・フロー検出器と、前記単一オーバー・フロー検出器が“１”とな
つた回数が偶数か奇数かを記憶するオーバー・フ
ロー状態メモリと、前記オーバー・フロー状態メモリが偶数を示し
かつ前記単一オーバー・フロー検出器が再び
“１”となる毎に前記加算回路の最上位ビツトを
記憶する極性符号メモリと、前記単一オーバー・フロー検出器が“１”とな
りかつ前記加算器または前記減算器の最上位ビツ
トと前記極性符号メモリに蓄えられていたビツト
の内容が等しくかつ前記オーバー・フロー状態メ
モリが奇数を示すときにセツトされるオーバー・
フロー生起メモリと、前記オーバー・フロー生起メモリがセツトされ
たときに前記極性符号メモリへの書込を禁止する
手段と、前記オーバー・フロー状態メモリの出力と前記
オーバー・フロー生起メモリの出力との論理和を
出力するオーバー・フロー検出回路と、前記オーバー・フロー状態メモリ、前記極性符
号メモリおよび前記オーバー・フロー生起メモリ
をそれぞれクリヤする手段とを備え、連続加算または減算実行前に前記オーバー・フ
ロー状態メモリ、オーバー・フロー生起メモリお
よび極性符号メモリをクリヤし、連続加算または
減算実行後に前記オーバー・フロー検出回路出力
が１の場合は連続加算または減算結果にオーバ
ー・フローが発生したことを検出し前記極性符号
メモリによりプラス側もしくはマイナス側のオー
バー・フローであることを検出することを特徴と
する連続加算または減算結果のオーバーフロー検
出器つき演算回路。