JPS6230651B2 - - Google Patents

Description

【発明の詳細な説明】 概 要 マクロ指令の予定レパートリーを有するデイジ
タル・データ処理システムにおいて、マクロ指令
遂行をオーバラツプするための制御は、第１およ
び第２制御蓄積手段を利用することによつて与え
られる。これら第１および第２制御蓄積手段の
各々は、そのレパートリーにおける各マクロ指令
を遂行するために要求されるマイクロ指令セツト
を蓄積する。制御蓄積手段の各々は、関連するマ
クロ指令によつてエントリーアドレスにアドレス
可能であり、それからマイクロ指令の中味によつ
てアドレス可能であるので、関連するマクロ指令
に対する一連のマイクロ指令は遂行のために順次
に読取られ、コンデイシヨナル・ブランチングの
準備がなされる。次の順次の指令が進行できる前
に遂行されねばならない現在のマクロ指令のマイ
クロ指令の数を決定するためにマクロ指令の全て
の可能な順次の発生に対してサイクル・カウント
情報を蓄積するために、オーバラツプ・カウント
蓄積手段が設けられる。１つのマイクロ指令が各
クロツク・サイクルに遂行され、マイクロ指令は
それらが遂行される時カウントされ、そのカウン
トは、マクロ指令のシーケンスに対する蓄積カウ
ントと比較される。指令の可変シーケンス部分が
完了されたことを示す信号が受取られ、それから
マイクロ指令カウンテイングが進行することを許
されるまで、マイクロ指令遂行のカウントを停止
することにより、可変遂行シーケンスを有する指
令を遂行し且つオーバラツプするための準備がな
される。現在のマクロ指令に対するマイクロ指令
が、次のマクロ指令によつて制御される機能と相
互に排他的である機能を示す時、マクロ指令遂行
のオーバラツプが生ずることを許される。

本発明の背景 本発明はプログラム可能なデイジタル・データ
処理装置、特に演算処理装置（AP）に対する遂
行におけるマクロ指令のオーバラツプに関する。
データ処理システムの開発および進歩において、
常に重要視されていることはデータ処理速度の増
加である。

計算速度の増加は、ハードウエアおよびハード
ウエアの機能化に関する物理的技術の進歩によつ
て達成された。集積回路の出現は、非常に高速の
計酸速度にて作動できる回路素子を且つ経済的可
能性を保ちながら複雑な機能を遂行できる回路素
子を生じた。メモリのアクセスおよびサイクル時
間もまた著しく増加した。

ハードウエアの変化および発展に加えて、各種
のデータ処理コンポーネントの常に増加する利用
をもたらすデータ処理システムの構成の絶えざる
進歩があつた。データ処理システムを構成するコ
ンポーネントの利用の最適化の多くの実例を説明
できるが、マクロ指令遂行のオーバラツプを行な
うことによつて、データ処理速度を増加できるこ
とが注目される。

存在する指令がメモリから取得され且つ現在の
指令が遂行へと進められると、メモリが次の指令
をアクセスするのに役立つように、指令取得およ
び指令デコーデイング、指令動作および結果の蓄
積のステツプを基本的に与えるデータ処理システ
ムにおける指令はオーバラツプされうることは知
られていた。指令のこの許容されるオーバラツプ
は、メモリ・ユニツトへのアクセスの有用性に主
として基づく。この型の指令オーバラツプは、い
わゆるハードワイヤド指令レパートリーおよび制
御を含んだデータ処理装置において最も一般的で
あつた。

後者の発展は、データ処理システムにおける予
定の機能を各々が遂行したマクロ指令のレパート
リーを利用したデータ処理システムに通じる。ユ
ーザーレベルにおいて特徴的であるマクロ指令
は、特定プログラムが進行する時にリトリーバル
および遂行に対してプログラムされ且つメモリ・
ユニツトに蓄積される。この型のシステムにおい
て、制御蓄積はマイクロ指令のセツトを蓄積する
ために利用され、蓄積されたセツトの各々は、マ
クロ指令の関連する１つと関係する。選択された
マクロ指令の遂行は、その対応するセツトにおけ
るマイクロ指令の各々の遂行によつて達成され
る。各マイクロ指令の遂行において、制御信号が
発生され且つ演算処理装置に供給されて、上記マ
イクロ指令の各々によつて指定される制御に従つ
てデータの処理を制御する。現在の技術におい
て、制御蓄積はランダム・アクセス・メモリ
（RAM）またはリード・オンリーメモリ
（ROM）である。ROMは、RAMの再発生サイク
ルが要求されない点で比較的速い動作速度を有す
る利点があるが、各マイクロ指令を明示するコン
デイシヨンは製作の間決定されるるので、マイク
ロ指令の予定セツトは製作に先立つて総体的に且
つ完全に明示されねばならない欠点がある。
RAMは、各読取動作に追従する再発生サイクル
のための時間が要求されるので、全体の動作速度
において多少遅くなる欠点がある。然しながら、
RAMは、マイクロ指令のセツトが新しい制御マ
イクロ指令を制御メモリに単に書込むことによつ
て変化されうる点で制御蓄積の反転性を与える利
点がある。

本発明は上述のマクロ指令のオーバラツプ問題
にアドレスし、マクロ指令のオーバラツプを達成
することによつてシステム動作を増進させるシス
テムを与える。

本発明の要約 本発明の背景を記憶すると、本発明に従えば、
マクロ指令の予定レパートリーを有し且つ順次の
マクロ指令の遂行のオーバラツプを制御するため
のデイジタル・データ処理システムにおける改良
が与えられる。２つの別々の制御蓄積デバイスが
利用され、各々は、システムのマクロ指令のレパ
ートリーの遂行のため要求されるマイクロ指令の
セツトを蓄積する。各制御蓄積は、演算処理装置
の基本的機能または動作を制御するために利用さ
れるマイクロ指令の第１部分と、次のマイクロ指
令の選択のためのアドレスおよびブランチ・コン
デイシヨンを指示するマイクロ指令の第２部分を
読取ることができる。その全動作はクロツクの制
御下にあり、１つのマイクロ指令が１クロツク・
サイクルに演算処理装置の制御のため移送され
る。サイクル・カウンタは各制御蓄積デバイスと
関連し、特定のマクロ指令遂行の間生じた個々の
マイクロ指令遂行であるサイクルの数のカウント
を与える。オーバラツプ・カウント蓄積デバイス
は、全レパートリーのマクロ指令のシーケンスの
全ての可能な結合に対するサイクル・カウント情
報を蓄積するために利用される。マクロ指令の発
生の各シーケンスに対するカウント情報は、次の
引続くマクロ指令が開始されうる前に生じねばな
らない現在のマクロ指令遂行におけるサイクルの
数を明示する。１対の比較器は、蓄積デバイスか
ら読取られる制御サイクル・カウントを比較する
ために作用する。蓄積デバイスはカウントを保持
し、そのカウントと上述の２サイクル・カウンタ
の結果による読取と比較する。マクロ指令の遂行
の制御における制御蓄積デバイスのサイクル・カ
ウンタが制御カウントに等しいか又は制御カウン
トを超えたかを決定される時、交代の制御蓄積デ
バイスが活動化され、次の引続くマクロ指令が進
むことを許容される。

２つのマクロ指令に対して生じるマイクロ指令
間の制御機能が干渉しない時遂行のオーバラツプ
は生じることを許容されるのみである。すなわ
ち、オーバラツプの点から及び最終マイクロ指令
の遂行に至るまで、制御信号は相互に排他的でな
ければならない。出力レジスタは各制御蓄積デバ
イスの出力に接続され、オーバラツプの間マイク
ロ指令の対を受取ることができるので、２つのマ
イクロ指令における各ビツト位置は、マイクロ遂
行制御レジスタにおける関連する位置をセツトす
るために一緒にオアされる。

各マクロ指令はデコード・レジスタに順次に読
込まれる。マクロ指令の１部分は、遂行されるべ
き特定のマクロ指令のエントリーポイント・アド
レスとして利用される。エントリーポイント・ア
ドレスは、制御蓄積デバイスのうちの選択された
１つに指向され、そのマクロ指令の遂行の開始に
おいて、引続くマイクロ指令およびブランチ指令
のアドレツシングは、制御蓄積デバイスの制御を
受ける。マクロ指令のフアンクシヨン・コード部
分は、マクロ指令のその特定シーケンスに対して
生じねばならないオーバラツプ・サイクル・カウ
ントを明示するアドレスを選択するための次の引
続くマクロ指令フアンクシヨン・コードとともに
利用される。

このシステムは、データ依存または満足されね
ばならない外部フアクタに基づく可変遂行時間長
さ要求を有しうるマクロ指令の遂行の適合を許容
する。データ依存および可変時間長さシーケンス
の発生を感知するための制御システムが設けら
れ、フアンクシヨン・マクロ指令の可変部分が完
了されたことが信号されるまで、関連するサイク
ル・カウンタの進行を阻止する。可変部分が完了
された時、オーバラツプ制御は上述のように進行
することを許容される。

マイクロ指令のシーケンスが完了される時、関
連するサイクル・カウンタのカウンテイングを停
止するための信号が発生され、制御セクシヨン
は、第２の引続くマクロ指令のオーバラツプの考
察を開始できることを信号される。

上述の説明から、マクロ指令オーバラツプ制御
は、共通に役立つ機能の利用能力を与え、データ
処理システムの能率を高め、このシステムの処理
能力（through−put）の速度を有効に増大させ
る。

目 的 本発明の背景および本発明の要約を想起する
と、本発明の目的は、データ処理システムにおけ
るマクロ指令のオーバラツプされる遂行を制御
し、各マクロ指令はマイクロ指令の関連するセツ
トの遂行によつて実施されるシステムを提供する
ことである。

本発明の他の目的は、１対の制御蓄積デバイス
を設けることによつてマクロ指令の遂行をオーバ
ラツプさせるためのシステムと、引続くマクロ指
令のオーバラツプされる遂行が生じうるポイント
を決定するためのシステムを提供し、上記制御蓄
積デバイスの各々は、別個にアドレス可能であ
り、同一のアドレスに蓄積される各マクロ指令に
対するマイクロ指令のセツトを有するシステムを
提供することである。

本発明の更に他の目的は、個々のマクロ指令が
可変長さシーケンスを含みうる場合マクロ指令の
遂行のオーバラツプを有効に与えることである。

本発明の他の目的および利点は、図面を参照す
る次の説明から明瞭になるであろう。

実施例の説明 第１図を参照すると、本発明を利用するデータ
処理システムのブロツク図が示される。この第１
図は、データ処理システムに関する本発明の構成
および機能動作を説明するために使用される。

第１図のデータ処理システムは、メモリ・ユニ
ツト（MU）１０を含む。メモリ・ユニツト
（MU）１０は通常の性質であり、有用な各種の
メモリから選択されうる。メモリ・ユニツト１０
はオペランドおよびマクロ指令を蓄積するために
利用される。このシステムに対する処理を与える
演算処理装置（AP）１２もまた含まれる。メモ
リ・ユニツト１０は演算処理装置１２にケーブル
１４を経てオペランドを与え、そしてケーブル１
６を経て演算処理装置１２から蓄積のためオペラ
ンドを受取る。このデータ処理システムは、デー
タ処理システムによる指令の遂行のための制御機
能を遂行するために制御ユニツト（CU）２２を
利用する。制御ユニツト２２はまたクロツク・タ
イミングを与える。制御ユニツト２２はケーブル
２４を経てメモリ・ユニツト１０からマクロ指令
を制御信号と共に受取り、ケーブル２６を経てメ
モリ・ユニツト１０に制御信号を与える。制御ユ
ニツト２２により読取られるマクロ指令は、翻訳
され、ケーブル２８上の出力として役立てられ
る。マクロ指令オーバラツプ制御ユニツト
（MOCU）３０は、演算処理装置１２および制御
ユニツト２２と相互に密接な関係にあり、ケーブ
ル２８を経てマクロ指令を受取るために機能し、
ケーブル３２を経てマクロ指令のシーケンスを演
算処理装置１２に与える。MOCU３０はケーブ
ル３４を経て演算処理装置１２から制御信号を受
取る。MOCU３０はケーブル３６を経て制御ユ
ニツト２２から受取られる制御信号に応答して作
動し、後に詳しく説明する如く順次に受取られる
マクロ指令の遂行のオーバラツプを与える。演算
処理装置１２はケーブル３８を経て制御ユニツト
２２から制御信号を受取り、ケーブル４０を経て
制御ユニツト２２にブランチ制御信号を与える。

ケーブルを参照する時、これらはワイヤー接続
を含むが、ワイヤーは構造上ケーブル内にあるこ
とを必ずしも意味しないことを理解すべきであ
る。

機能的に、MOCU３０は、それがマクロ指令
オーバラツプに対する制御機能を遂行する点にお
いて制御ユニツト２２に最も関係するが、図面で
は分離され、制御ユニツト２２と演算処理装置１
２の中間にある。

本発明のタイミングは制御ユニツト２２から得
られ、第２図の如く４つのフエーズ・クロツクか
ら成る。各クロツク・パルスは30ナノ秒の名目サ
イクルにて5.5±0.5ナノ秒の時間長さを有する。
タイミングおよび制御は、クロツク・サイクル当
り１マイクロ指令の遂行を与え、オーバラツプさ
れる遂行の場合に、クロツク・サイクルの間遂行
されているオーバラツプされるマクロ指令に対し
て２つのマイクロ指令を実際に生じる。これは後
に詳しく説明する。

第３図は本発明の詳細なブロツク図である。既
述の素子と同様な機能および説明を有する素子
は、同一の参照数字を有する。メモリ・ユニツト
１０はケーブル２４によつて制御ユニツト２２に
結合され、マクロ指令をマクロ指令選択４４に与
えるのに適する。マクロ指令選択４４は、マクロ
指令の一部分ケーブル２８ａを経てMOCU３０
に与える。これは後に詳しく説明する。タイミン
グ・シーケンス制御４６は、ケーブル３６を経て
MOCU３０にタイミングおよび制御信号を与え
る。このタイミングは後に詳しく説明する如く、
クロツク信号、シーケンス信号、制御蓄積選択信
号を含む。ブランチ制御４８はケーブル４０を経
て演算処理装置１２から信号を受取り、MOCU
３０においてブランチング・コンデイシヨンが要
求される時を示す。ブランチ制御信号はケーブル
２８ｂを経てMOCU３０に向けられる。

演算処理装置１２は、大型デイジタル処理シス
テムの通常の演算および論理機能を遂行するため
に種々の回路を利用する。特色として、これらの
機能は固定点および浮動点算術演算、加算、減
算、乗算、除算、位取り、論理機能および所望の
このような他の機能を含む。これらの目的のため
に、各種の機能回路が含まれる。説明のため、オ
ア機能５０、アダー機能５２、スケーラー機能５
４、アンド機能５６および全ての他の機能５８が
示される。演算処理装置は、サイン、無意味なゼ
ロ、大きさ、レジスタ・オーバフロウのようなコ
ンデイシヨンおよび専門家に良く知られた多くの
他のコンデイシヨンを感知するための回路を利用
する。テストされる各種のコンデイシヨンは、指
令の遂行においてブランチ・コンデイシヨンにし
ばしば達する。テスト・コンデイシヨン６０の出
力はケーブル４０を経てブランチ制御４８に供給
される。マイクロ指令のセツトにおける機能ブラ
ンチングは、特定のブランチ・コンデイシヨンが
存在することが決定される時遂行されねばならな
いもう一つのシーケンスの選択を通常含む。制御
蓄積のアドレツシングおよびブランチ・アドレツ
シングの決定は後に詳細に説明されるであろう。

MOCU３０は制御蓄積１（CS−１）６２と制
御蓄積２（CS−２）６４を含む。CS−１および
CS−２の各々はそれら自体のアドレツシング回
路を含み且つマクロ指令のレパートリーに対する
マイクロ指令のセツトを蓄積するのに適したメモ
リ・デバイスを含む。それらはマイクロ指令のセ
ツトに対する各制御蓄積において同一であるマイ
クロ指令の各セツトに対するアドレスと同様に配
列される。更に、制御蓄積システム６２および６
４は、それら自体の独立的なアドレツシング回路
を含み、後に詳細に説明するサイクル・カウンタ
および制御をも含む。ブロツク６６に示されるマ
クロ指令オーバラツプ制御および制御蓄積アドレ
ツシングはMOCU３０の数種の動作を制御す
る。それはマクロ指令選択回路４４からケーブル
２８ａを経てマイクロ指令アドレスを受取り、線
路６８を経てCS−１およびCS−２へのマイクロ
指令シーケンスへのイニシアル・エントリーのた
めにこれらのアドレスを与える。タイミング・シ
ーケンス制御４６は、制御蓄積デバイスが作動的
であるイニシアル選択を与える。マイクロ指令の
特定セツトにおけるイニシアル指令に対するエン
トリーアドレスがセツトされ且つシーケンスが進
行することを許容されるならば、CS−１はオア
回路７２へのケーブル７０上にマイクロ指令出力
を与える。オア回路７２はマイクロ指令をケーブ
ル７４を経てマイクロ遂行レジスタ７６に進行さ
せる。同様に、CS−２が制御ユニツト２２によ
つて選択されるならば、それはオア回路７２への
出力ケーブル上にマイクロ指令を読取る。マイク
ロ遂行レジスタ７６へ読取られる選択されたマイ
クロ指令の部分は、ケーブル３２を経て演算処理
装置１２に伝達され、その特定のクロツク・サイ
クルの間遂行される各種の機能を明示する。

実施例のため、個々のマイクロ指令は並列制御
を実質的に与えるように配列される。すなわち、
マイクロ指令における各ビツト位置は、他の翻訳
またはデコーデイングなしに特定機能を制御する
ために配置される。すなわち、制御機能は他のタ
イミング制御を要求し得ないとは言えないまで
も、マイクロ指令の実質的なデコーデイングが要
求されないことを指示しようとする。しかしなが
ら、これは制限と解釈すべきではない。何故なら
ば、演算処理装置１２における各種機能の相互排
他的制御がマイクロ指令の引続く対の遂行のオー
バラツプ部分の間達成されるように、マイクロ指
令フオーマツトが配置されうるならば、マイクロ
指令のデコーデイングが要求される場合と同等に
本発明の概念は作用する。

マイクロ指令ワードの各々は、次の引続くマイ
クロ指令のアドレスを明示する部分を含む。次の
マイクロ指令のアドレスは線路８０を経てCS−
１から移送される。次のマイクロ指令のアドレス
は、ブランチ・コンデイシヨンが特定のマイクロ
指令の間生じうる時それらの周囲状況のためにそ
の制御ビツトを伴なう。これらの制御ビツトもま
たケーブル８０を経てCS−１からブロツク６６
に移送される。ケーブル４０を経てブランチ制御
４８に信号を与えることにより、処理装置が特定
のブランチ・コンデイシヨンが満たされたことを
決定するするならば、指定された次のアドレスよ
りもむしろブランチ・アドレスが次のマイクロ指
令を得るために利用されることを示す信号がケー
ブル２８ｂを経てブロツク６６によつて受取られ
る。選択されたアドレスは、適当なマイクロ指令
をケーブル７０を経てマイクロ遂行レジスタ７６
に読出させる。同様にして、次のアドレスおよび
ブランチ・コンデイシヨンはケーブル８２を経て
CS−２からブロツク６６に指向される。このア
ドレツシングおよびブランチ制御は後に詳しく説
明する。

現在作動中のマクロ指令と関連して線路２８ａ
を経て受取られるマクロ指令をエバリユエートし
且つマクロ指令のシーケンスに基づいて遂行のオ
ーバラツプが許されるかどうかを選択および決定
し、現在のマクロ指令が進行することを許される
最終マクロ指令の遂行における点を決定する回路
をブロツク６６は含む。マイクロ遂行レジスタ７
６の適当な段階をセツトするためにケーブル７０
および７８を経て同時にオア回路７２にマイクロ
指令を与えることが許されることを示す制御が、
ケーブル６８を経てCS−１およびCS−２に与え
られる。

マイクロ指令の各セツトにおける最終マイクロ
指令は、停止（Halt）ビツトとして知られる制御
ビツト位置を含む。停止ビツトの機能は、関連す
るサイクル・カウンタをしてそのカウンテイング
を停止させる信号をマイクロ遂行レジスタ７６か
ら線路８４を経てブロツク６６に与え且つ他のサ
イクル・カウンタをしてそのカウンテイングを停
止させるマイクロ遂行レジスタ７６からの信号を
線路８６を経てブロツク６６に与え且つ線路８８
を経てタイミング・シーケンス制御４６に信号を
与え、１つのマクロ指令が完了されたこと及び他
のシーケンシングが生じうることをその制御ユニ
ツトに知らせることである。これらの機能動作
は、関連する回路と共に後に詳しく説明する。同
様に、シーケンスの可変またはデータ依存部分を
含むマイクロ指令のオーバラツプを与える機能動
作も後に説明する。

第４図はMOCU３０に供給されるマクロ指令
のフオーマツトを例示する。ビツト位置表示の規
約は、０が最高位デイジツトであり、数が増加す
るにつれて低位デジツトになる。ビツト位置０な
いし５は指令グループ・フイールドを表示し、遂
行されるべき特定のマクロ指令を明示する。この
フイールドは、アドレツシングの一部分を形成す
ることによりオーバラツプ・サイクル・カウント
の選択のために利用される。前述の如く、オーバ
ラツプ・サイクル・カウント制御ワードはマクロ
指令の全てのシーケンス・コンビネーシヨンのた
め確立される。従つて、マクロ指令の指令グルー
プ・フイールドが遂行されるために待つている
時、それはアドレツシング・ワードの最低位部分
を形成する。マクロ指令が遂行される段階に移動
する時、指令グループ・フイールドは位をシフト
し、オーバラツプ・カウントのためアドレツシン
グ・ワードの最高位部分になる。これは詳細な回
路の考察において更に詳しく説明する。

ビツト位置６はマクロ指令ワードの最小遅延ビ
ツトであり、０にセツトされる時、現在のマクロ
指令の開始後直ちに次のマクロ指令が開始できる
ことを示す。このコンデイシヨンに対して、引続
くマクロ指令は演算処理装置１２において全く異
なる機能を利用し同時に機能できるので、オーバ
ラツプ・サイクル・カウントを確立することは不
要である。かわりに、それは、現在に指令が１ク
ロツク・サイクルにおいて遂行されうることを示
す。最小遅延ビツトが１にセツトされる時、それ
は、次のマクロ指令の進行を許す前に少なくとも
遅延の１クロツク・サイクルが存在しなければな
らないことをMOCU３０に示す。これは、マク
ロ指令コンビネーシヨンに対して存在しなければ
ならない実際のオーバラツプ・サイクル・カウン
トのルツク・アツプを遂行するための適当な時間
をMOCUに与える。

ビツト位置７ないし16はマイクロ指令エントリ
ーアドレスを含む。このアドレスはCS−１およ
びCS−２におけるマイクロ指令のセツトの開始
アドレスを表わす。

マクロ指令の残りのｎビツト位置は、本発明に
関連しない他の用途に対するものである。

第５図はこのレパートリーにおけるマクロ指令
のシーケンスの各コンビネーシヨンに対して確立
されるオーバラツプ・カウント・ワードのフオー
マツトを示す。ビツト位置０はデータ依存ビツト
（DDB）である。DDBが０にセツトされる時それ
は、開始されるマクロ指令は一定の遂行シーケン
スを有し、オーバラツプは直ちに決定されうるこ
とを示す。DDBが１にセツトされる時それは、
開始される指令はデータ依存のため可変遂行シー
ケンスを有することを示す。これは、シーケンス
の可変部分が完了したことが決定されるまで遂行
サイクルのカウンテイングを禁止するために用い
られる制御を与える。DDBは、開始されるマク
ロ指令の指令シーケンスにおいて利用される。ビ
ツト１ないし５はマクロ指令シーケンスに対する
オーバラツプ・ポイント・サイクル・カウントを
示す。これらのワードの各々は、後に詳しく説明
する特殊メモリ・デバイスに蓄積される。第４図
の説明から、マクロ指令ワードの最小遅延ビツト
は、次の指令が進行できる前に少なくとも１クロ
ツク・サイクルが進行しなければならないことを
示したことを思い出すであろう。これはオーバラ
ツプ・ポイント・サイクル・カウント・ワードの
ルツク・アツプを与える。各シーケンスに対して
確立されるオーバラツプ・ポイント・サイクル・
カウントは、オーバラツプに対して許容されうる
実際のサイクル・カウントよりも実際は１サイク
ル・カウント少ない。これは、オーバラツプ制御
をルツク・アツプし且つ確立するために利用され
るサイクルを受入れる。

第６図は制御デバイスに蓄積される制御ワード
のフオーマツトを例示し、このようなワードの
各々は、関連するマクロ指令の遂行における１ス
テツプを含む。実際のマイクロ指令はマイクロ指
令フイールドに示され、長さはｊビツトである。
個々のクロツク・サイクルの間に演算処理装置１
２における実際の機能を制御するためにマイクロ
遂行レジスタ７６に進行するのは制御ワードのこ
の部分である。

制御ワードは、次の制御ワードすなわち次のマ
イクロ指令の次のアドレスを指定し、このため、
ａビツトから成る次のアドレス・フイールドを有
する。この実施例では、次のアドレス・フイール
ドは９ビツトの長さである。全体のアドレスは長
さが10ビツトである。次のマイクロ指令のアドレ
スにおける最低位ビツトは、ブランチ・コンデイ
シヨンの発生によつて決定されることがわかる。
これは詳細なハードウエアの構成において詳しく
説明する。

ブランチ・コンデイシヨンは、ブランチ・コン
デイシヨンと記されるフイールドによる特定の制
御ワードに対して示され、ｂビツトの長さであ
る。適当なブランチング信号が受取られ、ブラン
チ・コンデイシヨン・フイールドからの翻訳され
たコードがそれがこのマイクロ指令クロツク・サ
イクルの間選択されるべき適当なブランチ・コン
デイシヨンであることを示す時、ブランチ・コン
デイシヨンが満足されるように、ブランチ・コン
デイシヨン・フイールドはセレクタにおいて翻訳
されるので、唯一のブランチ・コンデイシヨンの
みが任意の個々の制御ワードに対して許されう
る。この実施例のため、ブランチ・コンデイシヨ
ン・フイールドは長さが５ビツトであり、このマ
イクロ指令サイクルに対する特定のブランチ・コ
ンデイシヨンの選択のために十分な容量を有す
る。ブランチ・コンデイシヨンが満足されたこと
がわかると、後に説明する論理回路は、ブランチ
ング・コンデイシヨンの満足に際し生ずべきであ
るマイクロ指令のアドレスを選択するために次の
マイクロ指令のアドレスの最低位ビツト位置にお
ける適当なビツト設定を与える。

制御ワードの一部分はMOCU３０の内部制御
のため利用され、ｋビツトを含む制御フイールド
として示される。種々の制御信号を後に説明す
る。それらは、例えばマイクロ指令のセツトの完
了を示すビツト位置を含む。これは停止位置と称
されるビツト位置を有し、適当なサイクル・カウ
ントを止めるように作動して、特定のマクロ指令
の完了を指示する。

要するに、制御ワードは基本的には２つの型の
制御からなる。一方は演算処理装置におけるクロ
ツク・サイクルの間機能を制御するために
MOCU３０の外部に移送されるｊビツトであ
り、他方は内部の制御および機能のために
MOCUの内部にて利用される。これらの制御お
よびフイールドの種々の相互関係は、次の詳細な
回路の説明からわかるであろう。

第７図の如く配置される第７ａ図〜第７ｅ図
は、MOCUを作動させるために利用される回路
を例示する詳しい論理図である。回路の全ては有
用なものから選択され、それらの各動作の説明に
よつて他の回路を選択できること及び個々の回路
の詳しい説明は不要であることがわかる。FOデ
コード・レジスタ９０は並列伝送にてケーブル２
８ａを経て制御ユニツトからマクロ指令を受取
る。FOデコード・レジスタは17ビツト段階（各
ビツト段階は単一ビツトを蓄積できる）と、本発
明と関係ない用途のための多数の他のビツト段階
から成る。マクロ指令ワードのフイールドは第４
図と関連して説明した。

オーバラツプ制御はブロツク９２によつて示さ
れ、マクロ指令のシーケンスに対して適当なオー
バラツプ制御ワードを選択する機能を分割する。
この実施例のオーバラツプ制御において、９４と
して示されるオーバラツプRAM1、９６として示
されるオーバラツプRAM2、９８として示される
オーバラツプRAM3および１００として示される
オーバラツプRAM4の４つのオーバラツプ制御蓄
積デバイスがある。各RAMは1024のアドレス可
能メモリ位置を有するランダム・アクセス・メモ
リを含み、各メモリ位置は第５図にて説明した形
式にて６ビツト・オーバラツプ制御ワードを保持
できる。オーバラツプ制御は、単一のオーバラツ
プRAMを利用できるか又は受入れられねばなら
ない指令シーケンスの数に依存して４つよりも多
い又は少ないRAMを使用できることを理解すべ
きである。

指令グループ・フイールドはケーブル１０２を
経て現在指令レジスタ１０４に伝送され、クロツ
ク・サイクルのフエーズ３の間役立てられ且つ蓄
積される。現在指令はケーブル１０６を経て最終
指令レジスタＡ１０８に進行し且つオーバ・ラツ
プRAMデバイス９４，９６，９８および１００
の各々の読取アドレス位置４ないし９にケーブル
１１０を経て進行する。ケーブル１１０を進行す
る信号は、適当なオーバラツプ制御ユニツトを選
択するためにアドレツシングの最低位部分を形成
する。最終指令レジスタＡ１０８の出力は、ケー
ブル１１２を経て最終指令レジスタＢ１１４に進
行する。最終指令の指令グループ・フイールドの
ビツト位置２ないし５は、オーバラツプRAMデ
バイス９４，９６，９８および１００の各々に対
するアドレス位置０ないし３にケーブル１１６を
経て進行する。最終指令の指令グループ・フイー
ルドの最低位４ビツトは、現在指令の指令グルー
プ・フイールドと共に読取アドレスを決定するた
めにオーバラツプ・カウント選択のアドレスを形
成する。更に、全ての４つのオーバラツプRAM
デバイスにアドレスが供給されることがわかる。

オーバラツプRAMユニツトの各々からの出力
ワードは、オーバラツプ・レジスタ１２０に指向
される。最終指令レジスタＢ１１４の段階０およ
び１から線路１２２にて受取られるゲーテイング
信号によつて適当な入力が選択されるように、オ
ーバラツプ・レジスタは、ゲートされるオア入力
を有するレジスタを含む。指令の２ビツト位置が
利用されるので、それは４入力の１つを選択する
ことができる。

オーバラツプ・レジスタ１２０の段階０におけ
るDDBビツトは、ブロツク１２６にて示される
可変シーケンス制御に線路１２４を経て進行す
る。。カウント制御KOは線路１２８を経てサイ
クル・カウント比較１３０に進行する。オーバラ
ツプ・レジスタ１２０の全出力はケーブル１３２
を経てオーバラツプRAMユニツト９４，９６，
９８および１００に対する書込ユニツトに進行す
る。ケーブル１３２上の出力は通常の動作の間利
用されない、それで書込は禁止される。それは、
システム配置における変化に対して要求されうる
オーバラツプ制御ワードを変化するためにのみ利
用され且つ本発明に関係ない保守制御過程の下で
なされる。

FOデコード・レジスタ９０からの最小遅延ビ
ツト位置は、線路１３６によつて遅延制御回路１
３８に接続される。現在指令の最小遅延ビツトは
指令最小遅延指示回路１４０を通して供給され
る。この回路は入力信号を受取り、それをクロツ
ク・サイクルのフエーズ３において保持する。そ
れから、出力信号は、最終指令最小遅延指示Ａ回
路１４４への入力として線路１４２において役立
つ。これらの回路は良く知られた型式の回路であ
り、それらに供給される入力信号に対する一時的
な保持機能を与え、商業上有用な回路から選択さ
れうる。マクロ指令の特定シーケンスにおける第
１マクロ指令の遂行の間、制御ユニツト２４は、
第１マクロ指令が直ちに進行できるように、最終
指令最小遅延指示器Ａを０出力ならしめるために
線路１４６に強制的０を供給する回路（詳細に図
示しない）を有する。回路１４４からの出力は線
路１４８を経てＮ回路１５０に進行する。Ｎ回路
１５０は、その信号をインバートし、そのインバ
ートされた信号を線路１５２を経て最終指令最小
遅延指示器Ｂ１５４に進行させるために作動す
る。この後者の回路１５４からの出力はサイク
ル・カウント比較回路１３０への入力信号の１つ
として線路１５６を進行する。イニシアル指令に
おいて、回路１４４に強制的に入れられる０は、
最終指令最小遅延指示器Ｂ１５４を、次のマクロ
指令が直ちに進行できることを制御回路に指示す
るコンデイシヨンにセツトするために作動する。
これは第１指令が直ちに進行することを許す。そ
れから、各々の引続くマクロ指令の最小遅延ビツ
トは、次の引続くマクロ指令の開始を決定するた
めに読取られ、蓄積される。遅延制御回路１３８
の機能は、後に詳しく説明するサイクル・カウン
ト比較回路１３０を考察すると明らかになるであ
ろう。前述の如く、最小遅延は、指令のオーバラ
ツプが生じうる前に経過しなければならないサイ
クルの実際数を決定するためにオーバラツプ制御
回路９２によつてオーバラツプ制御ワードのルツ
ク・アツプを遂行するために１クロツク・サイク
ル時間を与えるために作用する。

ブロツク１６０にて示されるサイクル・カウン
タ１は、ブロツク１６２にて示される制御蓄積１
の一定シーケンス動作の間マイクロ指令の遂行の
サイクル数のカウンテイングを制御する。同様
に、ブロツク１６４にて示されるサイクル・カウ
ンタ２は、ブロツク１６６にて示される制御蓄積
２に対するマイクロ指令遂行の数をカウントす
る。１マイクロ指令は各クロツク・サイクルに遂
行されるので、サイクル・カウンタ１およびサイ
クル・カウンタ２は、最終指令が可変シーケンス
の種類はないならば、各クロツク・サイクルに１
回それぞれインクリメントされうることを思出す
であろう。最終指令がシーケンスの可変部分にあ
る時サイクル・カウンタはそれらの状態において
進むことを禁止されることを思出すであろう。ブ
ロツク１２６にて示される可変シーケンス制御
は、一定シーケンス・サイクルの間前進するため
及び指令の可変シーケンス部分の間前進を禁止す
るためサイクル・カウンタの制御を行なう。

可変シーケンス制御は、線路１２４を経てオー
バラツプ・レジスタ１２０からの０ビツト位置か
らデータ依存ビツト（DDB）を受取り、そし
て、可変シーケンスを指示する１つのコンデイシ
ヨンにある時、データ依存指示器１６８をセツト
するために作動する。DDBは線路１７０を経て
アンド回路１７２に進行する。シーケンス信号が
制御回路（図示せず）からオア回路１７６への線
路１７３において及びデータ依存カウンタ指示器
１７８のDDB入力への１７４ａにおいて制御ユ
ニツトから得られる時、オア回路１７６の出力
は、データ依存カウンタ指示器のクロツク・イン
エーブルへの線路１８０において信号を与える。
0DDBの発生は出力線路１８２に信号を生じる。
この信号は、０はシーケンスがデータ依存でなく
可変でないことを示すので、各クロツク・サイク
ルにサイクル・カウンタの進行を許す。代りに、
1DDBの発生は、サイクル・カウンタの進行を禁
止するコンデイシヨンに保持される線路１８２の
出力信号を生じる。カウンテイングが一度禁止さ
れると、それは、可変シーケンスの特定コンデイ
シヨンが満足されたデータ処理システムからの信
号を可変シーケンス制御が受取るまで進行するこ
とを許されない。例えば、整数デイバイド・シー
ケンスは可変であり、一度過ぎさると、シーケン
スの可変部分は、オア回路１７６をスイツチする
ために線路１８４上に信号を与える。この信号は
クロツク・インエーブルを有効にデイスエーブル
し、データ依存カウンタ指示器１７８をスイツチ
し、線路１８２上に信号を与える。その信号はカ
ウンテイングが進行することを許す。同様に、蓄
積リクエストが満足される時、クリア／リジユー
ム信号が線路１８６において受取られ、同一シー
ケンスが反復される。オア回路１７６への全部の
入力がデイスエーブル状態にある限り、データ依
存カウンタ指示器１７８はサイクル・カウンタの
進行を禁止させるように、オア回路１７６はデー
タ処理システムにおける可変シーケンス・コンデ
イシヨンの全部からの入力信号を受取るように配
置され且つ作動する。任意の入力オア回路１７６
におけるクリア／リジユームの発生は、カウンテ
イングをしてサイクルごとのベースにおいて進行
せしめる。１つの可変シーケンス・コンデイシヨ
ンのみが特定データ依存ビツト・コンデイシヨン
に対して優勢であることを注目すべきである。

ブロツク１６０にて示されるサイクル・カウン
タ１は、容量が少なくとも５ビツトである和を与
え且つ和K1を与える既知の型式のアダー１９０
であるサイクル・カウンタ・アダーRAM Ａを含
む。アダー１９０は、RAM Ａサイクル・カウン
タＢレジスタ１９４からの線路１９２において受
取られるオペランドに１を加算するため又は１を
加算しないための信号から成る線路１８２Ａにお
ける１入力を受取る。その和はRAM Ａサイク
ル・カウンタＡレジスタ１９８への線路１９６に
おいて与えられる。このレジスタはまた線路２０
０を経て制御信号を受取り且つ線路２０２を経て
制御ユニツトから強制された０を受取る。線路２
００上の制御信号は後に詳しく説明する停止信号
であり、停止信号が存在する時、RAM Ａサイク
ル・カウンタＡレジスタ１９８をクリアするため
に強制された０をインエーブルするために作動す
る。停止信号の不存在は、線路１９６に送出され
る和がレジスタ１９８にセツトされることを許
す。レジスタ１９８からの出力は、クロツク・サ
イクルのフエーズ４の間、RAM Ａサイクル・カ
ウントＢレジスタ１９４をセツトするための入力
として線路２０４を進行し、それによつて、カウ
ントK1は、出力としてのクロツク・サイクルの
フエーズ２の間カウントK1は役立つ。この出力
は、サイクル・カウンタアダーRAM Ａ１９０へ
のオペランド入力の１つとして線路１９２上に与
えられ且つサイクル・カウント比較回路１３０へ
の線路１９２ａ上の１組の入力信号のセツトとし
て与えられる。

ブロツク１６４にて示されるサイクル・カウン
タ２は、同様な素子および動作を有し、サイク
ル・カウンタ・アダーRAM Ｂ、２０８を含む。
このサイクル・カウンタ・アダーRAM、２０８
は、線路１８２ｂにおいて受取られるアドバン
ス・カウントと、ケーブル２１２を経てRAM Ｂ
サイクル・カウンタ・レジスタ２１０から受取ら
れるオペランドとの和を形成する。このレジスタ
の中味は、サイクル・カウントK2を含む。サイ
クル・カウントK2は、サイクル・カウント比較
回路１３０への入力の如くケーブル２１２ａ上の
入力として与えられる。RAM Ｂサイクル・カウ
ンタＡレジスタ２１４は、ケーブル２１６上のア
ダー２０８からの出力を受取り、この出力をケー
ブル２１８に与える。停止信号は線路２２０にお
いて受取られ且つ強制的０入力は線路２２４にお
いて受取られ、RAM Ｂサイクル・カウンタＡレ
ジスタ２１４をクリアする。

サイクル・カウント比較回路１３０は基本的
に、２つのサイクル・カウントK1およびK2対オ
ーバラツプ・レジスタ１２０から受取れる制御サ
イクル・カウントK0の比較を遂行するために作
動する。比較器RAM Ａオーバラツプ２３０およ
び比較器RAM Ｂオーバラツプ２３２は、市場で
得られる各比較器回路であり、２つの９ビツト・
オペランドの比較を行なう。サイクル・カウント
K1およびK2とオーバラツプ制御カウントK0はそ
れぞれ５ビツト容量であり、この実施例について
説明したものよりもカウント容量を大きくできる
ことを示すために、付加的な４ビツトが与えられ
る。更に遅延制御１３８は、付加的なビツト位
置、すなわち各々の右ビツト第３位置を利用し、
既知の比較出力をして１クロツク・サイクルの最
小の遅延を生ぜしめる。オーバラツプ・レジスタ
１２０の出力は、ケーブル１２８ａを経て比較器
２３０のK0部分のビツト位置４ないし８に伝送
され且つ線路１２８ｂを経て比較器２３２のK0
部分のビツト位置４ないし８に伝送される。それ
らはこの実施例のために利用されないので、０信
号は回路（図示せず）によつて制御ユニツトから
強制的に線路２３４を経て比較器２３０のK0部
分の０ないし３ビツト位置に及び比較器２３０の
K2部分のビツト位置０ないし２に及び比較器２
３２のK1部分の０ないし２ビツト位置に送られ
る。サイクル・カウントK1は、ケーブル１９２
ａを経て比較器２３２のK1部分の４ないし８ビ
ツト位置に接続される。同様に、K2カウントを
含むサイクル・カウンタ２の出力は、ケーブル２
１２ａを経て比較器２３０のK2部分のビツト位
置４ないし８に進行する。最小遅延ビツト選択
は、線路１５６における遅延制御の出力において
与えられ且つ比較器２３２および２３０のそれぞ
れK1部分およびK2部分の３ビツト位置への入力
として与えられる。比較器２３０は線路２４０を
経てアンド・オア回路２４２に出力を与える。カ
ウントK0がサイクル・カウントK2に等しいか又
はそれより大きいコンデイシヨンをカウント比較
が満足することを決定されるような時間まで、そ
の信号は実質的にブロツキング信号である。アン
ド・オア２４２からの信号は、RAM Ａブロツク
遂行指示器２４６をセツトするために線路２４４
を経て入力として進行する。回路２４６は広く知
られた型のラツチング回路であり、ブロツキング
状態にセツトされ、線路２４８を経て回路（図示
せず）の制御ユニツトからシーケンス信号を受取
る場合にそのコンデイシヨンに保持され、セツト
される時ブロツク出力信号を線路２５０上に発生
する。ブロツキング信号の使用については後に詳
しく説明するであろう。K0がK2に等しいか又は
それより大きいかを比較器RAM Ａオーバラツプ
２３０が決定する時、線路２４４に与えられる信
号は、RAM Ａブロツク遂行指示器２４６のブロ
ツキング・コンデイシヨンをクリアし、線路２５
０の信号はブロツキング信号よりもむしろインエ
ーブリング信号である。比較器RAM Ｂオーバラ
ツプ２３２およびその関連回路の機能は上述と同
様であるが、制御オーバラツプ・カウントK0対
サイクル・カウントK1の値に対して比較がなさ
れることが相違する。K0がオーバラツプ・カウ
ントK1に等しいか又はそれより大であると比較
器２３２が決定する時、信号がアンド・オア回路
２５４への線路２５２に与えられる。アンド・オ
ア回路２５４は、RAM Ｂブロツク遂行指示器２
５８の動作を制御するために線路２５６にその信
号を与える。シーケンス信号が制御ユニツトから
の線路２６０において受取られる時、K0がK1に
等しいか又はそれより大きいというコンデイシヨ
ンが満足されることを比較器２３２が決定するよ
うな時間までブロツキング信号が線路２６２にお
いて得ららる。その時間にブロツキング信号が除
去され、インエーブリング信号が得られる。

制御蓄積デバイス１６２および１６６は同様に
形成される。それらの各々は、内部動作制御のた
めに必要なマイクロ・コード制御信号と共に、そ
のレパートリーにおける各マクロ指令を遂行する
ためにマイクロ指令のセツトを蓄積するために配
置される。RAM Ａマイクロ・コード蓄積２７０
およびRAM Ｂマイクロ・コード蓄積２７２の
各々は、市販の素子として得られるランダム・ア
クセス・メモリ・デバイスであり且つアドレシン
グおよび読取回路と関連の書込回路を含む。その
容量は、そこの蓄積位置をアドレスするために10
ビツト・アドレスが利用されるような大きさであ
る。各アドレス可能位置のマイクロ指令およびマ
イクロ制御部分は、第６図について既に説明し
た。

アドレス・レジスタRAM Ａ２７４は、RAM
Ａ２７０に対するアドレス蓄積レジスタである。
それは、アドレス信号の交互のゲートされるソー
スを有する10段階レジスタである。マイクロ指令
の各セツトが開始される時、エントリーアドレス
が線路２７６ａを経てF0デコード・レジスタ９
０から受取られる。このエントリーアドレスは、
線路２７６ａを経てアドレス・レジスタRAM Ａ
２７４に供給され且つ線路２７６ｂを経てアドレ
ス・レジスタRAM Ｂ２７８に供給される。制御
ユニツトは、マイクロ指令のその特定セツトのた
めにその制御デバイスが活動化される回路（図示
せず）によつて選択する。これらの選択信号は線
路２８０を経てアドレス・レジスタRAM Ａに供
給され且つ線路２８２を経てアドレス・レジスタ
RAM Ｂに供給される。そのアドレス・レジスタ
はまた適当なブロツク遂行指示器２４６および２
５８の出力によつてゲートされる。そのブロツキ
ング信号は線路２５０ａを経てアドレス・レジス
タRAM Ａに供給され、またそのブロツキング信
号は線路２６２ａを経てアドレス・レジスタ
RAM Ｂに供給される。RAM Ａに対するアドレ
スは、線路２８６を経てアドレツシング回路に供
給され、クロツクの適当なフエーズにおいて、ア
ドレスされるマイクロ・コードをして読出させ
る。次のマイクロ・コード・ワードのアドレス
は、次のアドレス・フイールドおよびブランチ・
フイールドを見ることによつて、マイクロ・コー
ド・ワードの部分から決定される。次のアドレス
は、ビツト、この実施例では９ビツトから成り、
線路２８８を経てRAM Ａ次のアドレス・レジス
タ２９０に進行する。これらの９ビツトは、次の
指令のアドレスの最高位部分から成り、アドレツ
シング情報がアドレス・レジスタRAM Ａ２７４
への入力として線路２９２を進行する。ブラン
チ・コンデイシヨンが存在するならば、最低位デ
イジツトは強制的に１にされ、それによつて、代
わりのアドレスが得られる。ブランチングのコン
デイシヨンは、RAM Ａブランチ指示器２９６を
制御する線路２９４の出力によつて選択される。
この回路は、制御ユニツトからの線路２８ｂ上の
全てのブランチ・コンデイシヨン信号を受取るゲ
ート配列である。この構成ではブランチ・フイー
ルドはｂビツトであり、この実施例ではｂは５で
ある。それ故、５ビツト・コードによつて定めら
れるブランチ・コンデイシヨンが入力側に存在す
る時、RAM Ａブランチ指示器は線路２９８に対
する出力を選択する。

その配置はRAM Ｂに対するのと同一であり、
アドレス・レジスタRAM Ｂは、読出されるべき
アドレスを選択するために線路３００上にアドレ
ツシング情報を与える。読出される指令の次のア
ドレスは、RAM Ｂ次のアドレス・レジスタ３０
４に対する入力として線路３０２上で得られる。
次のアドレス・レジスタ３０４は、アドレス・レ
ジスタ２７８への入力バツクとして線路３０６上
に９ビツト・アドレツシング・コードを与える。
ブランチ・フイールドはRAM Ｂブランチ指示器
３１０への選択コードとして線路３０８を進行す
る。選択されるブランチ・コンデイシヨンが入力
として存在する時、RAM Ｂブランチ指示器３１
０は線路３１２に信号を与える。

マイクロ指令遂行レジスタ３２０は、容量がｊ
ビツトであり、各段階に２つのゲーテツド・オア
入力を有する。そのゲーテイングは２つのアンド
回路によつて示される。RAM Ａからのマイクロ
指令は線路３２２において受取られ、線路２５０
ｂにおけるRAM Ａブロツク遂行指示器からの出
力に依存してブロツクまたはゲートされる。ゲー
トされる時、マイクロ指令の中味は、マイクロ指
令レジスタ３２０の関連する段階をセツトする。
同様にして、RAM Ｂから線路３２４に読取られ
るマイクロ指令は同じレジスタに供給される。線
路３６２ｂにおけるRAM Ｂブロツク遂行指示器
からのゲーテイング信号またはブロツキング信号
は、特定のマイクロ指令がマイクロ指令遂行レジ
スタ内にゲートされるかどうかを決定する。オー
バラツプが生じないならば、２つの可能なマイク
ロ指令のうちの１つのみがこのレジスタ内にゲー
トされる。然しながら、オーバラツプ動作の間、
両方のマイクロ指令はマイクロ指令遂行レジスタ
３２０内にゲートされる。次の実例は、演算処理
装置への線路３３０において得られる出力信号の
決定を例示する。この演算処理装置において、出
力における０は、マイクロ指令のこれらの段階に
よつて制御される特定の活動化されないことを示
し、１は関連する機能が活動化されることを示
す。次の実例の第１行はｊビツト容量に対するレ
ジスタ段階を指示する。第２の２つの行はRAM
ＡおよびRAM Ｂからそれぞれ読取られるマイク
ロ指令を表示する。出力は、RAM Ａまたは
RAM Ｂから受取られる何れかの指令に１が存在
する各段階に対して１を含む。

01234567…ｊ レジスタ段階 10011000…１ RAM Ａ01000010…０ RAM Ｂ 11011010…１ 出力 遂行されるべきオーバラツプ動作に対して、活
動化されるべきマイクロ指令における各段階によ
つて制御される機能は、相互に排他的でなければ
ならないか、又は処理装置は、同時に２つの別々
のマクロ指令に対して同様な機能を遂行しようと
することがわかる。

RAM Ａの制御フイールドは線路３３２を経て
RAM Ａマイクロ制御レジスタ３３４に進行す
る。制御フイールドはＫビツトであり、そのシス
テムの内部制御信号を蓄積する。例えば、マクロ
指令に対するマイクロ指令のセツトにおける最終
マイクロ指令は、停止（Halt）ビツトとして知ら
れており、線路２００を経てサイクル・カウンタ
１に進行する。このレジスタ３３４の入力はまた
線路２５０ｃにおいて受取られる信号によつてゲ
ートまたはブロツクされる。RAM Ｂ制御フイー
ルドは線路３３６を経てRAM Ｂマイクロ制御レ
ジスタ３３８に進行し、線路２６２ｃの信号によ
つてゲートされる時このレジスタのセツテイング
を生じる。

この説明を通して、クロツク・フエーズを参照
することによつてクロツキングを参照した。回路
図に示されるクロツキングは、その回路を制御す
るクロツク・フエーズを表わす数によつて追従さ
れるφによつて表示される。各クロツク回路によ
つて示されるクロツキングがどのようにして達成
されるかは接続回路を図示しなくても専門家には
理解される。

システムの動作 詳細な回路および回路素子の機能的関係につい
て考察したが、実例の次の説明および応用は動作
の理解を更に助けるであろう。第８ａ図および第
８ｂ図、第８図の如く配置される時、加算、減
算、アンドおよび、オアのマクロ指令を含むマク
ロ指令のシーケンスのシーケンス・タイミング実
例である。この実例は、既に説明した指令の型式
に対して、各マクロ指令の最小遅延ビツトは、１
つの指令が直ちに次の指令に追従できることを示
す０である簡単な例を示す。更に、機能は固定さ
れデータ依存しないように、オーバラツプ制御ワ
ードにおけるデータ依存ビツト（DDB）を使用
しない。更に、可変シーケンスは含まれない。第
８ａ図および第８ｂ図は、既に説明したレジスタ
および指示器への参照を含む。

エントリーアドレスＥはサイクル１のクロツ
ク・フエーズ３において得られ、次のRAM Ａア
ドレス Ｅ＋１はクロツク・サイクル２のフエー
ブ３において得られる。既に説明した如く、各制
御蓄積からの次のアドレスは、次のアドレス・フ
イールドによつて選択され、次の順次のアドレス
可能位置であり得ない。表示Ｅ＋１は、それが次
の指令アドレスであることを示すのみである。

この実例はまた制御ユニツトが加算指令を開始
するためにCS−１を選択したと仮定する。

サイクル・カウンタの機能はブロツキング指示
器のクリアリングおよびセツテイングであるよう
に図示される。

その結果は、加算指令が遂行され、サイクル２
のクロツク・フエーズ２に開始しサイクル４のク
ロツク・フエーズ１に終了することが記されるマ
イクロ指令遂行レジスタに示される。減算指令
は、加算指令にオーバラツプし、クロツク・サイ
クル３のクロツク・フエーズ２において開始す
る。アンド指令は減算指令にオーバラツプし、サ
イクル４のクロツク・フエーズ２において開始す
る。最後に、オア指令はアンド指令にオーバラツ
プし、サイクル５のクロツク・フエーズ２におい
て開始する。

比較的複雑な実例は第９ａ図ないし第９ｄ図に
示される。第９ａ図ないし第９ｂ図は第９図の如
く配置される。この実例は、加算指令、減算指
令、アンド指令、オア指令の指令のシーケンスを
再び計画する。この実例は、オーバラツプ・カウ
ントK0のルツク・アツプを許すために、特定の
指令が最小遅延ビツト選択を利用することを計画
する。

この実例のために、任意のオーバラツプが許容
され得る前に、少なくとも３サイクルすなわち３
マイクロ指令が遂行されねばならないことが確立
される。従つて、K0はこれらのオーバラツプ・
シーケンスの各々に対して２である。

この実例はまたデータ依存カウンタ指示器を画
く線路からわかる如く、DDBが利用されること
を示す。

既に説明した如く、制御蓄積アドレツシング
は、エントリーアドレスＥを参照し、その後、エ
ントリーアドレスとカウントの指定数の和を参照
する。これは、引続くアドレス可能位置の数を計
画するのでなく、マイクロ制御ワードから決定さ
れるアドレツシングを再び簡単に参照することを
理解すべきである。もちろん、プログラム・アド
レス・カウンタは、制御ワードと共に蓄積される
アドレスを有するよりもむしろ利用され得るが、
この実施例は融通性のために蓄積アドレスの使用
を好むことが専門家には明らかである。

回路およびその動作の詳細な説明と関連して示
されたこれらの実例は、本発明の意向および目的
がかなえられたことを明瞭に示す。

【図面の簡単な説明】

第１図はマクロ指令の遂行のオーバラツプのた
め本発明を利用するデータ処理システムのシステ
ム・ブロツク図、第２図は本発明において利用さ
れる４フエーズ・クロツキング・システムを示
す。第３図はマクロ指令のレパートリーに関連す
るマイクロ指令の同一セツトを蓄積するための並
列制御蓄積デバイスと、マクロ指令の遂行のオー
バラツプを制御するためのシステムを例示する本
発明の論理ブロツク図であり、第４図はマクロ指
令ワードのフオーマツトを例示し、第５図はその
レパートリーにおけるマクロ指令のシーケンスの
各コンビネーシヨンに対して確立されるオーバラ
ツプ・カウント・ワードのフオーマツトを例示
し、第６図は制御デバイスに蓄積されるマイク
ロ・コード制御ワードのフオーマツトを例示し、
第７ａ図なしい第７ｅ図は第７図の如く配置さ
れ、マクロ指令オーバラツプ制御システムを形成
するために利用される回路を例示する詳細な論理
図を示し、第８ａ図および第８ｂ図は第８図の如
く配置され、最小遅延およびデータ依存が利用さ
れないマクロ指令のシーケンスのタイミング例を
示し、第９ａ図ないし第９ｄ図は第９図の如く配
置され、最小遅延要求を利用し且つデータ依存の
実施例を含む指令のシーケンスのタイミング例を
示す。 符号の説明、１０：メモリ・ユニツト、１２：
演算処理装置、１４，１６，１８，２０：ケーブ
ル、２２：制御ユニツト、２４，２６，２８：ケ
ーブル、３０：マクロ指令オーバラツプ制御ユニ
ツト、３２，３４，３６，３８，４０：ケーブ
ル、４４：マクロ指令選択、４６：タイミング・
シーケンス制御、４８：ブランチ制御、５０：オ
ア機能、５２：アダー機能、５４：スケーラー機
能、５６：アンド機能、６０：テスト・コンデイ
シヨン、６２：制御蓄積１、６４：制御蓄積２、
６６：マクロ指令オーバラツプ制御および制御蓄
積アドレツシング、７２：オア回路、７６：マク
ロ遂行レジスタ、９０：F0デコード・レジス
タ、９２：オーバラツプ制御、９４：オーバラツ
プRAM1、９６：オーバラツプRAM2、９８：オ
ーバラツプRAM3、１００：オーバラツプ
RAM4、１０４：現在指令レジスタ、１０８：最
終指令レジスタＡ、１１４：最終指令レジスタ
Ｂ。

Claims (1)

1. 【特許請求の範囲】 １ 制御メモリに保持されたマイクロ命令のセツ
   トのうち所定のシーケンスのマイクロ命令を実行
   することにより、それぞれのマイクロ命令を実行
   する、プログラム制御デジタルデータ処理装置に
   おいて、 ２つの制御メモリ１６２，１６６が設けられて
   おり、それぞれの制御メモリは、マイクロ命令の
   同じ全セツトを保持しており、それぞれの制御メ
   モリは、実行したマイクロ命令の数を計数するサ
   イクルカウンタ１６０，１６４を有し、マイクロ
   命令のそれぞれ可能なシーケンスに関するオーバ
   ーラツプの計数値を蓄積するオーバーラツプ制御
   メモリ９２が設けられており、かつそれぞれの制
   御メモリ１６２，１６６に対して比較器２３０，
   ２３２が設けられており、それぞれの比較器は、
   当該の制御メモリのサイクル計数値とオーバーラ
   ツプ計数値を比較し、かつ一致を検出した場合、
   他方の制御メモリ１６６，１６２を起動し、かつ
   次のマクロ命令の実行を開始させることを特徴と
   する、プログラム制御デジタルデータ処理装置。 ２ 実行されたマイクロ命令の制御ビツトが、サ
   イクル計数値比較器１３０の信号２５０，２６２
   に応答して、ゲートを通過し、マイクロ命令実行
   レジスタ３２０の段に達し、オーバーラツプが生
   じたかどうかに応じて、両方または片方だけのマ
   イクロ命令の制御ビツトが、ゲートを通過し、こ
   のレジスタに達するようにした、特許請求の範囲
   第１項記載の装置。 ３ それぞれのシーケンスの最後のマイクロ命令
   の「ホルト」ビツト200、220に応答して、サイク
   ルカウンタ１６０または１６４がクリアされる、
   特許請求の範囲第１または２項記載の装置。 ４ オーバーラツプ制御メモリ９２のデータ依存
   ビツト（DDB）に応答して、可変長マイクロ命
   令のシーケンス部分の間、サイクルカウンタ１６
   ０，１６４の計数を禁止する可変シーケンス制御
   手段１２６が設けられている、特許請求の範囲第
   １−３項の１つに記載の装置。 ５ マクロ命令の最小遅延ビツト（６、第４図）
   に応答して、次のマクロ命令の実行に１サイクル
   の最小遅延を生じ、オーバーラツプ制御メモリ９
   ２のアドレス指定を可能にする遅延制御手段１３
   ８が設けられている、特許請求の範囲第１−４項
   の１つに記載の装置。