JPH05334084A - 中央演算処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 機能低下を避けながら、サブルーチンコール
命令、リターン命令によるスタック動作を高速に行う。 【構成】 サブルーチンコール命令のとき、プログラム
アドレスを一時的にスタックＲＡＭ１０に退避させ、記
憶する。リターン命令のとき、退避させたプログラムア
ドレスをスタックＲＡＭ１０から読み出す。一方、イン
ストラクションデコーダ３からの出力に従い、選択手段
６０によってＲＡＭ６をプログラムカウンタ８からのプ
ログラムアドレスで読み出すか、あるいはインクリメン
ト回路４１で読み出すかを選択する。スタックＲＡＭ１
０に記憶したプログラムアドレスの退避先のアドレスの
指定は、インクリメント回路４１によって行い、このと
きプログラムアドレスの書込み時と読み出し時ではアド
レス歩進を逆転して行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、中央演算処理装置（Ｃ
ＰＵ）に係わり、特に、サブルーチンコール処理を行う
スタック回路を改良した中央演算処理装置に関する。

【０００２】

【従来の技術】一般に、プログラムの処理の一部を繰り
返すときには、条件分岐や無条件分岐に使用して処理の
順序を変更することが行われる。プログラムの複数箇所
に同じような命令の並びがあるときには、分岐だけでは
効率良くプログラムをまとめることはできず、このよう
な場合にサブルーチン呼び出し（Subroutine Call）命
令を用いる。

【０００３】サブルーチンの呼び出し命令は、サブルー
チンと呼ばれるプログラムの塊に分岐する命令であり、
分岐命令と異なる点は、サブルーチン呼び出し命令が呼
び出しの元の番地をスタックに保存してから分岐するこ
とにある。戻り番地が保存されているので、サブルーチ
ンの実行が終了したら、戻り（Return）命令で呼び出し
元の処理に復帰できる。

【０００４】従来のＣＰＵにおいて、サブルーチンコー
ル命令あるいはリターン命令がきた場合においては、プ
ログラムを読み出すプログラムカウンタの現アドレス値
を退避させなければならない。このために、コール命令
のときは内蔵ＲＡＭ（例えば、演算用のＲＡＭ）の特定
領域に、この現アドレス値を退避させ、その退避先のア
ドレスをスタックポインタというレジスタに記憶させて
いる。

【０００５】そして、リターン命令がきたときは、この
退避したアドレスをスタックポインタを使用して読み出
してプログラムカウンタに転送している。この退避アド
レスの記憶の仕方は後に退避させたアドレスの方が先に
退避させたアドレスより先に読み出される構成になって
おり、これはコール命令でアドレスを退避先の領域に順
次書き込んでいくときは、スタックポインタに記憶され
ているアドレス値（退避先を示す）を順次インクリメン
ト（又はデクリメント）していき、読み出すときはスタ
ックポインタに記憶されるアドレスを逆にデクリメント
（又はインクリメント）させていっている。

【０００６】

【発明が解決しようとする課題】ところで、従来のＣＰ
Ｕにあっては、上記スタックポインタのアドレスの演算
をプログラマブルカウンタのインクリメント機能を用い
て行っており、そのためにコール、リターン命令時にプ
ログラマブルカウンタ内のアドレスの一時退避、プログ
ラマブルカウンタによるスタックポインタのインクリメ
ント、デクリメント、スタックポインタの示すアドレス
への現アドレスの転送等のように極めて多くの処理を行
われなければならず、必然的に高速で処理を実行するこ
とが困難であるという問題点があった。

【０００７】一方、かかる不具合を解消するために、例
えば上記演算用ＲＡＭとは別に独立して他のＲＡＭ（例
えば、汎用ＲＡＭ）をコール、リターン命令処理のため
だけに設けることも考えられるが、このようにすると、
独立の他のＲＡＭの制御が必要で、演算処理装置全体と
してコストアップになったり、相対的に装置の機能が低
下して割に合わないという欠点がある。そのためには、
上述した独立の他のＲＡＭを他のデータ処理にも使用可
能であるようにするか、あるいは上述した演算用のＲＡ
Ｍに対するコール命令のときのなどの退避処理を簡単化
することが望ましい。

【０００８】そこで本発明は、機能低下を避けながら、
コール命令、リターン命令によるスタック動作（プログ
ラムアドレスの一時退避、復帰）を高速に行うことので
きる中央演算処理装置を提供することを目的としてい
る。

【０００９】

【課題を解決するための手段】本発明による中央演算処
理装置は、複数の命令からなる所定のプログラムを記憶
するプログラム記憶手段と、このプログラム記憶手段を
アドレッシングして記憶された命令を順次読み出すため
のプログラムアドレスを出力するアドレッシング手段
と、演算用データを書込み読み出し可能な演算データ記
憶手段と、前記プログラム記憶手段から出力される命令
に含まれるオペコードを解読する命令解読手段と、前記
プログラム記憶手段から出力される命令に含まれるオペ
ランドあるいは前記アドレッシング手段からのプログラ
ムアドレスを用いて前記演算データ記憶手段をアドレッ
シングして演算用データを書込み又は読み出しする演算
データアドレッシング手段と、前記命令解読手段の出力
に従って前記演算データ記憶手段に対する演算を実行す
る演算手段と、前記プログラム記憶手段から読み出され
た命令がサブルーチンコールのとき、前記プログラムア
ドレスを前記演算データ記憶手段に記憶させるととも
に、リターン命令のとき、このプログラムアドレスを読
み出すスタック手段と、前記演算データ記憶手段に記憶
されたプログラムアドレスの退避先のアドレスを指定す
るとともに、このプログラムアドレスの書込み時と読み
出し時のアドレス歩進を前記サブルーチンコール命令と
リターン命令のときとで逆転させるアドレスカウント手
段と、前記命令解読手段からの出力に従って、前記演算
データ記憶手段を前記アドレッシング手段からのプログ
ラムアドレスで読み出すかあるいは前記アドレスカウン
ト手段で読み出すかを選択する選択手段と、を備えたこ
とを特徴とする。

【００１０】

【作用】本発明では、サブルーチンコール命令のとき、
プログラムアドレスが一時的に演算データ記憶手段（例
えば、演算用ＲＡＭ）に記憶され、リターン命令のと
き、このプログラムアドレスが読み出される。一方、命
令解読手段からの出力に従い、選択手段によって演算デ
ータ記憶手段をアドレッシング手段からのプログラムア
ドレスで読み出すか、あるいはアドレスカウント手段で
読み出すかが選択される。そして、演算データ記憶手段
に記憶されたプログラムアドレスの退避先のアドレスの
指定は、アドレスカウント手段によって行われ、このと
きプログラムアドレスの書込み時と読み出し時ではアド
レス歩進が逆転して行われる。

【００１１】したがって、いわゆるスタックポインタと
なるアドレスカウント手段のアドレス歩進動作はプログ
ラムカウンタを用いて行う必要がなく、アドレスカウン
ト手段の値をプログラムカウンタに転送する等の処理が
不要となって、処理が簡単になり、コール命令、リター
ン命令によるスタック動作が高速化する。また、プログ
ラムアドレスの一時退避、復帰に際して必要な処理が簡
単になり、演算データ記憶手段も他の演算処理用として
も使用できる。

【００１２】

【実施例】以下、図面を参照して本発明の一実施例につ
いて説明する。図１は本発明に係る中央演算処理装置
（ＣＰＵ）の概略構成を示すブロック図である。この図
に示すＣＰＵ１は大きく分けてプログラムＲＯＭ（プロ
グラマブルＲＯＭともいう）２、インストラクションデ
コーダ３、タイミング信号発生回路４、アドレス制御回
路５、演算用ＲＡＭ６、ＡＬＵ７、プログラムカウンタ
（プログラマブルカウンタともいう）８、スタック（Ｓ
ＴＡＣＫ）回路９、スタックＲＡＭ１０およびインタラ
プタ回路１１を含んでいる。そして、各回路間はデータ
バス１２によって相互に接続されている。なお、各ライ
ンにおける添字はデータのビット数である。

【００１３】プログラムＲＯＭ（プログラム記憶手段）
２はＣＰＵ１の処理動作に必要な複数の命令、場合によ
ってはデータを記憶しており、アドレス端子ＲＡに入力
されるアドレスデータＰＡＤ０〜１５に従って内部に格
納された命令を順次呼び出し、呼び出した命令を２つに
分けて出力端子群ＯＰ１、ＯＰ２から外部に出力する。

【００１４】出力される命令のうち、出力端子群ＯＰ１
から出力される命令はいわゆるオペコードであり、命令
の種類を特定するものである。オペコードは機械語の命
令の一部で、ＣＰＵ１内における基本的な操作機能を表
す符号（コード）である。

【００１５】出力端子群ＯＰ２から出力される命令はい
わゆるオペランドであり、演算用ＲＡＭ６のメモリを特
定するための数値化されたデータである。そして、これ
らのオペコードおよびオペランドによって命令が構成さ
れている。

【００１６】ここで、オペランドはＣＰＵ１内における
命令によって行われる操作の対象となるデータであり、
具体的には、アセンブリ言語を使用するときに必要で簡
単な規則と文法のうちの１つである。すなわち、アセン
ブリ言語で記述されるステートメント（文）は［ラベ
ル］、［命令コード］、［オペランド］、［コメント］
の４つから構成されるが、オペランドは命令コードで指
定されたメモリ番地、レジスタ名や数値を書くようにな
っている。本実施例では、演算用ＲＡＭ６のメモリ番地
を特定するデータとなる。

【００１７】インストラクションデコーダ（命令解読手
段）３はオペコードを受けて、どのような命令であるか
を解釈して必要な制御信号を生成し、他の回路に出力す
る。命令は、この制御信号をもとにして実行される。

【００１８】タイミング信号発生回路４は、基本クロッ
クΦ１、Φ２（図示略）と、インストラクションデコー
ダ３からの制御信号を受けて種々のタイミング信号ＣＫ
１、ＣＫ２、Ｔ１、Ｔ２、ＣＫＡＤ、ＣＫＰＣ、ＥＸ
Ｂ、ＳＴＫ、ＲＴＮ、ＧＳＴ１、ＧＳＴ２、ＣＫＳ１、
ＣＫＳ２、ＩＮＯＥ、Ｒ／Ｗを生成して出力する。これ
らのタイミング信号は他の回路の動作のタイミングを制
御するために用いられる。

【００１９】アドレス制御回路（演算データアドレッシ
ング手段）５は、プログラムＲＯＭ２から出力される命
令に含まれるオペランド又はプログラムカウンタ８から
のプログラムアドレスを用いて演算用ＲＡＭ６をアドレ
ッシングして演算用データを書込み又は読み出しするた
めのアドレス制御を行う。

【００２０】演算用ＲＡＭ（演算データ記憶手段）６
は、このアドレス制御回路５からのアドレスデータに基
づいて記憶されているデータを読み出したり、あるいは
書き込んだりする。演算用ＲＡＭ６にはデータの読み出
しあるいは書き込みを行うための制御信号Ｒ／Ｗが入力
される。

【００２１】ＡＬＵ（演算手段）７は、演算用ＲＡＭ６
からのデータあるいはデータバス１２を介して入力され
るデータを演算してその演算結果を演算用ＲＡＭ６に出
力する。

【００２２】プログラムカウンタ（アドレッシング手
段）８は、プログラムＲＯＭ２に記憶されているプログ
ラム（命令）を読み出すためのプログラムアドレスを出
力する。

【００２３】スタック回路（スタック手段）９は、例え
ばプログラムＲＯＭ２からの命令がサブルーチンやジャ
ンプ命令であった場合に、ジャンプする前のアドレスを
一時的にスタックＲＡＭ１０に退避させる制御あるいは
プログラムアドレスを演算用ＲＡＭ６に記憶させるため
の制御を択一的に行う。なお、この制御の切換えは後述
の選択手段によって切換えられる。プログラムアドレス
はプログラムカウンタ８からＡＤ０〜７として入力され
る。

【００２４】また、リターン命令のときには、退避した
プログラムアドレスを復帰させるために必要な制御ある
いはプログラムアドレスを読み出すための制御を択一的
に行う。同様に、この制御の切換えは後述の選択手段に
よって切換えられる。

【００２５】スタックＲＡＭ１０は、サブルーチンコー
ル命令のとき、スタック回路９からの信号に基づいてデ
ータバス１２を介して入力されるプログラムカウンタ８
からのデータ（すなわち、プログラムカウンタ８の現ア
ドレス）を記憶する。また、リターン命令のとき、退避
したプログラムカウンタ８の現アドレスが読み出される
ものである。このスタックＲＡＭ１０は従来の構成と異
なり、特別にプログラムアドレスの退避先のメモリとし
て演算用ＲＡＭ６とは独立して別個に設けられている。

【００２６】インタラプト回路１１は、割込み信号が入
力された場合に、割込み動作を行わせるものである。

【００２７】ＣＰＵ１の概略構成を述べたので、次にプ
ログラムカウンタ８の内部構成について説明する。図２
はプログラムカウンタ８の内部構成を示す図である。こ
の図において、プログラムカウンタ８はインクリメント
回路２１、ラッチ回路２２〜２６、セレクタ２７、トラ
ンスミッションゲート２８〜３１およびインバータ３２
を含んで構成される。

【００２８】プログラムカウンタ８には各種の制御信号
が入力されており、そのうちクロックＣＫ１、ＣＫ２、
Ｔ１、Ｔ２、ＣＫＡＤ、ＣＫＳＴ、ＣＫＳ１、ＣＫＳ
２、ＣＫＰＣと、制御信号ＧＳＴ１、ＧＳＴ２、ＲＴ
Ｎ、ＳＴＫはタイミング信号発生回路４から入力される
ものである。

【００２９】ここで、これらの信号の概略を説明する
と、以下のようになる。 ＣＫ１、ＣＫ２：基本クロックＣＫ１、ＣＫ２は互いに
位相が半周期だけずれているもので、ＣＫ２の１周期が
１サイクルとなる。

【００３０】Ｔ１：命令は、３サイクル又は６サイクル
で実行されるが、そのうちＴ１サイクルを表すパルス信
号である。“Ｈ”の期間がＴ１サイクルとなる。 Ｔ２：命令は、３サイクル又は６サイクルで実行される
が、そのうちＴ２サイクルを表すパルス信号である。
“Ｈ”の期間がＴ２サイクルとなる。

【００３１】ＣＫＡＤ：ＣＫ２と同位相で３発目毎に、
Ｔ１サイクル終了後に発生する。なお、命令は３サイク
ル又は６サイクルで構成され、Ｔ１〜Ｔ２〜Ｔ３のサイ
クルを繰り返す。これにより、ラッチ回路２２にアドレ
スがラッチされ、プログラムＲＯＭ２にアドレスＰＡＤ
として供給される。

【００３２】ＣＫＰＣ：Ｔ２サイクル終了毎に発生し、
ラッチ回路２４あるいはラッチ回路２５のアドレスをラ
ッチ回路２６にラッチしてインクリメントさせる。 ＣＫＳＴ：基本クロックＣＫ１と同相で、ラッチ回路２
２からのデータをラッチ回路２３にラッチさせるために
用いられる。

【００３３】ＣＫＳ１：基本クロックＣＫ２と同相で、
データバス１２からのデータをラッチ回路２４にラッチ
させるために用いられる。 ＣＫＳ２：基本クロックＣＫ２と同相で、データバス１
２からのデータをラッチ回路２５にラッチさせるために
用いられる。

【００３４】ＧＳＴ１：リターン命令時は“Ｌ”で、コ
ール命令時は６サイクルのうち前半の３サイクルで
“Ｈ”となってラッチ回路２３とデータバス１２とを接
続する。 ＧＳＴ２：リターン命令時は“Ｌ”で、コール命令時は
６サイクルのうち後半の３サイクルで“Ｈ”となってラ
ッチ回路２３とデータバス１２とを接続する。

【００３５】ＲＴＮ：リターン命令時の６サイクルで
“Ｈ”となってラッチ回路２４およびラッチ回路２６間
を接続するとともに、インバータ３２を介して反転する
ことにより、セレクタ２７とラッチ回路２６との接続を
遮断する。 ＳＴＫ：コール命令時に“Ｈ”となってセレクタ２７に
オペランド１、２を選択させ、リターン命令時に“Ｌ”
となってアドレスＡＤＲを選択させる。

【００３６】インクリメント回路２１は、プログラムＲ
ＯＭ２に記憶されているプログラム（命令）を順次読み
出すためのプログラムアドレスを１つずつインクリメン
トしていくもので、ラッチ回路２６の出力を＋［１］だ
けインクリメントしてラッチ回路２２に送り、ラッチ回
路２２は信号ＣＫＡＤが“Ｈ”になるタイミングでイン
クリメント回路２１の出力をラッチしてセレクタ２７に
供給するとともに、ラッチ回路２３に供給する。なお、
インクリメント回路２１によってインクリメントされる
プログラムアドレスは１６ビットのデータである。１６
ビットのデータはインクリメント回路２１、ラッチ回路
２２、２３、２６およびセレクタ２７において扱われ
る。

【００３７】セレクタ２７は信号ＳＴＫが“Ｈ”のとき
オペランドＯＰＡ（内訳はオペランド１およびオペラン
ド２）をセレクトし、“Ｌ”のときラッチ回路２２の出
力をセレクトする。セレクタ２７の出力はトランスミッ
ションゲート２８を介してラッチ回路２６に戻される。
オペランドＯＰＡは１６ビットのプログラムアドレスに
対応しており、データバス１２は８ビットである。した
がって、オペランドＯＰＡは２つの部分に分れており、
そのうちオペランド１は８ビットでプログラムアドレス
の下位側、オペランド２は８ビットでプログラムアドレ
スの上位側に相当している。

【００３８】ラッチ回路２６は信号ＣＫＰＣが“Ｈ”に
なるタイミングでセレクタ２７から戻された１６ビット
の出力、あるいはトランスミッションゲート３１を介し
て入力される８ビットのラッチ回路２４の出力および同
じく８ビットのラッチ回路２５の出力を１６ビット単位
てラッチしてインクリメント回路２１に供給する。

【００３９】なお、ラッチ回路２４、２５から供給され
るデータには全体として１６ビットのプログラムアドレ
スＰＡＤに対応するものが含まれ、これはリターン命令
時に逆に退避先にストアされていた１６ビットのプログ
ラムアドレスＰＡＤの復帰に相当する。

【００４０】セレクタ２７の出力は、プログラムＲＯＭ
２に記憶されているプログラム（命令）を読み出すため
の１６ビットのプログラムアドレスＰＡＤとしてプログ
ラムＲＯＭ２に出力される。

【００４１】また、本実施例の特徴としてセレクタ２７
の出力のうちＡＤ０〜７の８ビットは、プログラムアド
レスとしてスタック回路９に供給される。ラッチ回路２
３は信号ＣＫＳＴが“Ｈ”になるタイミングでラッチ回
路２２の出力をラッチし、そのラッチ結果をトランスミ
ッションゲート２９およびトランスミッションゲート３
０を介し８ビットずつデータバス１２に出力する。

【００４２】この場合、サブルーチンコール命令時にプ
ログラムカウンタ８内のアドレスの一時退避が行われる
が、プログラムアドレスＰＡＤは１６ビットであり、サ
ブルーチンコール命令時に退避されるアドレスはラッチ
回路２３に記憶されている。一方、データバス１２は８
ビットであるため、ラッチ回路２３に格納されている１
６ビットの退避アドレスはトランスミッションゲート２
９を介して下位側の８ビットがデータバス１２に出力さ
れ、上位側の８ビットはトランスミッションゲート３０
を介してデータバス１２に出力される。

【００４３】一方、リターン命令時は逆に退避先にスト
アされていた１６ビットのプログラムアドレスＰＡＤの
復帰が行われるが、この１６ビットのプログラムアドレ
スＰＡＤは８ビットに分けてラッチ回路２４、２５によ
ってラッチされる。

【００４４】すなわち、ラッチ回路２４は信号ＣＫＳ１
が“Ｈ”になるタイミングでデータバス１２から入力さ
れるデータ、つまり１６ビットのプログラムアドレスＰ
ＡＤのうちの上位側８ビットをラッチし、そのラッチ結
果をトランスミッションゲート３１を介してラッチ回路
２６に出力する。また、ラッチ回路２５は信号ＣＫＳ２
が“Ｈ”になるタイミングでデータバス１２から入力さ
れる１６ビットのプログラムアドレスＰＡＤのうちの下
位側８ビットをラッチし、そのラッチ結果をトランスミ
ッションゲート３１を介してラッチ回路２６に出力す
る。

【００４５】トランスミッションゲート２８〜３１はそ
のゲートに供給される信号のレベルに対応してオン／オ
フし、信号の通過を許容／遮断するものである。具体的
には、トランスミッションゲート２８はインバータ３２
を介してそのゲートに供給される信号ＲＴＮの反転信号
が“Ｌ”のときオフしてセレクタ２７とラッチ回路２６
との接続を遮断し、同反転信号が“Ｈ”のときオンして
両者を接続させる。

【００４６】同様に、トランスミッションゲート３１は
ゲートに供給される信号ＲＴＮが“Ｌ”のときオフして
ラッチ回路２６とラッチ回路２４又はラッチ回路２５と
の接続を遮断し、信号ＲＴＮが“Ｈ”のときオンして両
者を接続させる。トランスミッションゲート２９はその
ゲートに供給される信号ＧＳＴ１が“Ｌ”のときオフし
てラッチ回路２３とデータバス１２との接続を遮断し、
同信号ＧＳＴ１が“Ｈ”のときオンして両者を接続させ
る。

【００４７】トランスミッションゲート３０はそのゲー
トに供給される信号ＧＳＴ２が“Ｌ”のときオフしてラ
ッチ回路２３とデータバス１２との接続を遮断し、同信
号ＧＳＴ２が“Ｈ”のときオンして両者を接続させる。
なお、トランスミッションゲート２８、３１を通過する
データは１６ビットであり、トランスミッションゲート
２９、３０を通過するデータは８ビットである。

【００４８】図３は本実施例の特徴の１つであるスタッ
ク回路９の改良した部分の詳細な構成を示す図である。
図３において、スタック回路９はインクリメント回路４
１、ラッチ回路４２、オアゲート４３、ノアゲート４
４、４５、アンドゲート４６、４７、インバータ４８、
４９、５０およびトランスミッションゲート５１、５２
を含んで構成されている。また、図中、Ａ〜Ｅは信号を
示す。

【００４９】オアゲート４３にはセレクタ２７を制御す
る信号ＳＴＫおよびサブルーチン命令あるいはリターン
命令を判別する信号ＲＴＮが供給され、オアゲート４３
はこれらの信号を通過させてアンドゲート４６、４７に
出力する。アンドゲート４６には、その他にサイクル信
号Ｔ２および信号ＥＸＢがインバータ４８を介して反転
して供給される。信号ＥＸＢは１命令の後半の３サイク
ルで“Ｈ”となるため、アンドゲート４６は１命令の前
半の３サイクルでサイクル信号Ｔ２が“Ｈ”のとき、オ
アゲート４３の出力（すなわち、信号ＳＴＫおよび信号
ＲＴＮ）を通過させてノアゲート４４に供給する。

【００５０】一方、アンドゲート４７には、その他にサ
イクル信号Ｔ１および信号ＥＸＢが供給される。信号Ｅ
ＸＢは１命令の後半の３サイクルで“Ｈ”となるため、
アンドゲート４７は１命令の前半の３サイクルでサイク
ル信号Ｔ２が“Ｈ”のとき、オアゲート４３の出力（す
なわち、信号ＳＴＫおよび信号ＲＴＮ）を通過させてノ
アゲート４４に供給する。

【００５１】ノアゲート４４はアンドゲート４６、４７
のノア論理を取ってノアゲート４５に出力する。ノアゲ
ート４５には、さらにインバータ４９を介してクロック
信号ＣＫ１が供給されている。したがって、ノアゲート
４５はインバータ４９の出力信号Ａと、ノアゲート４４
の出力信号Ｂとのノア論理を取り、信号Ｃとしてラッチ
回路４２のゲートに供給する。

【００５２】また、前述した信号ＲＴＮはインクリメン
ト回路（アドレスカウント手段に相当）４１のアップ／
ダウン制御端子Ｕ／Ｄに供給されており、リターン命令
時にはインクリメント回路４１をアップカウントさせ、
サブルーチン命令時にはインクリメント回路４１をダウ
ンカウントさせるもるである。

【００５３】インクリメント回路４１はスタックＲＡＭ
１０に記憶されるプログラムアドレスの退避先のアドレ
スを指定するとともに、このプログラムアドレスの書込
み時と読み出し時のアドレス歩進を逆転可能なもので、
リターン命令の１つに相当する信号ＲＴＮが“Ｈ”のと
きラッチ回路４２の出力をインクリメントし、同信号Ｒ
ＴＮが“Ｌ”のときラッチ回路４２の出力をデクリメン
トして再びラッチ回路４２に供給する。

【００５４】ラッチ回路４２はサブルーチンコール命令
のときに、退避されるプログラムアドレスの退避先アド
レスをラッチし、またリターン命令のとき退避しておい
たプログラムアドレスをスタックＲＡＭ１０から読み出
すためのアドレスをラッチしておくもので、ノアゲート
４５の出力信号Ｃが“Ｈ”のときインクリメント回路４
１の出力をラッチし、そのラッチ信号を（上記退避先ア
ドレス又は読み出しアドレスとして）トランスミッショ
ンゲート５１を介してスタックＲＡＭ１０に出力する。

【００５５】インバータ５０およびトランスミッション
ゲート５１、５２は選択手段６０を構成しており、選択
手段６０はインストラクションデコーダ３からの出力に
従って、演算用ＲＡＭ６をプログラムカウンタ８からの
プログラムアドレスで読み出すかあるいはインクリメン
ト回路４１の出力で読み出すかを選択するものである。

【００５６】すなわち、ラッチ回路４２の出力側にはト
ランスミッションゲート５１が設けられるとともに、前
述したプログラムカウンタ８からのプログラムアドレス
（つまり、セレクタ２７の出力のうちＡＤ０〜７の８ビ
ットのデータ）は、トランスミッションゲート５２を介
してスタックＲＡＭ１０に供給されるようになってい
る。そして、トランスミッションゲート５１のゲート端
子にはオア回路４３の出力が供給され、トランスミッシ
ョンゲート５２のゲート端子にはオアゲート４３の出力
がインバータ５０を介し反転して供給されている。

【００５７】したがって、セレクタ２７を制御する信号
ＳＴＫおよびサブルーチン命令あるいはリターン命令を
判別する信号ＲＴＮが“Ｈ”のとき、トランスミッショ
ンゲート５１がオンしてラッチ回路４２の出力をスタッ
クＲＡＭ１０に出力し、同信号が“Ｌ”のとき、トラン
スミッションゲート５２がオンしてプログラムアドレス
ＡＤ０〜７をスタックＲＡＭ１０に出力する。

【００５８】次に、このＣＰＵ１の動作について説明す
る。最初に一般な動作から説明すると、ＣＰＵ１は、通
常の演算プロセスの場合、基本クロックＣＫ２の３サイ
クルで１命令を実行する。一方、後述するサブルーチン
コール命令およびリターン命令の実行時には、例外的に
６サイクルでこれらの命令を実行する。なお、この基本
クロックＣＫ２に対して基本クロックＣＫ１は半周期だ
け位相がずれている。

【００５９】まず、プログラムカウンタ８により所定の
アドレス（プログラムアドレス）が指定されると、この
アドレスに基づいてプログラムＲＯＭ２から命令が読み
出されて出力される。具体的には、読み出された命令の
うちオペコードがインストラクションデコーダ３に出力
され、オペランドがアドレス制御回路５に出力される。

【００６０】プログラムＲＯＭ２から出力された命令に
含まれるオペコードはインストラクションデコーダ３に
よって解読され、この解読結果に基づいて必要な制御信
号が生成されて他の回路に出力される。このとき、イン
ストラクションデコーダ３からの制御信号に基づいてタ
イミング信号発生回路４により所望のタイミング信号Ｃ
Ｋ１、ＣＫ２、Ｔ１、Ｔ２、ＣＫＡＤ、ＣＫＰＣ、ＥＸ
Ｂ、ＳＴＫ、ＲＴＮ、ＧＳＴ１、ＧＳＴ２、ＣＫＳ１、
ＣＫＳ２、Ｒ／Ｗが生成されて出力される。

【００６１】いま、プログラムＲＯＭ２から出力された
命令が演算用ＲＡＭ６に記憶されている２つのデータを
加算する命令であるとすると、オペランドにはその２つ
のデータのアドレスを指定するデータおよび加算結果を
ストアするデータが現れる。そして、アドレス制御回路
５はこのデータに基づいて演算用ＲＡＭ６から２つのデ
ータを読み出すためのデータをタイミング信号発生回路
４からのタイミングに基づいて順次発生する。この結
果、演算用ＲＡＭ６からは２つのデータが順次読み出さ
れ、ＡＬＵ７に出力される。

【００６２】次いで、ＡＬＵ７ではこの２つのデータが
加算されて所定のタイミングで演算用ＲＡＭ６に出力さ
れる。このとき、アドレス制御回路５から演算用ＲＡＭ
６には、この加算結果をメモリするアドレスデータが出
力されており、このアドレスの示す領域に加算結果が記
憶される。

【００６３】このように、１つの命令は複数のタイミン
グ（すなわち、命令サイクル）で順次実行される。すな
わち、最初のサイクルＴ１では、オペランドからのデー
タにより演算用ＲＡＭ６からデータが読み出されてＡＬ
Ｕ７に供給される。次のサイクルＴ２では、ＡＬＵ７に
おいて２つのデータの加算が行われる。そして、サイク
ルＴ３でＡＬＵ７の演算結果が演算用ＲＡＭ６にストア
される。このような３つのサイクルによって１つの命令
が実行される。

【００６４】次に、サブルーチン処理時におけプログラ
ムアドレスの退避／復帰動作について説明する。最初
に、サブルーチン命令のときプログラムアドレスを独立
に設けたスタックＲＡＭ１０に退避させ、リターン命令
のとき、退避させたプログラムアドレスをスタックＲＡ
Ｍ１０から読み出す場合の動作例から説明する。サブルーチンコール命令のとき 図４、図５はサブルーチン命令動作のタイミングチャー
トであり、特にプログラムカウンタ８およびスタック回
路９における動作に対応している。なお、サブルーチン
コール命令およびリターン命令の実行時には、３サイク
ルに対して２倍の６サイクルでこれらの命令が実行され
る。すなわち、サイクルＴ２の終了時にクロック信号Ｃ
ＫＡＤの“Ｈ”パルスが発生せず、プログラムカウンタ
８が歩進しない。

【００６５】ここで、図８（ａ）に示すように、サブル
ーチンコール命令の場合、オペコードにそのコール命令
が入り、オペランド１、２にはサブルーチンプログラム
の記憶された領域の先頭アドレスが８ビットに分れて入
っている。具体的には、オペランド１にはそのアドレス
の下位８ビットが入り、オペランド２にはそのアドレス
の上位８ビットが入っている。これは、前述したように
データバス１２が８ビットである反面、プログラムアド
レスが１６ビットだからである。一方、リターン命令の
場合、図８（ｂ）に示すように、オペコードのみで、オ
ペランド１、２には何も入っていない。

【００６６】いま、基本クロックＣＫ２に同期して最初
のサイクルＴ１がスタートすると（このとき、基本クロ
ックＣＫ１は半周期位相がずれている）、このサイクル
Ｔ１の開始エッジに同期して信号ＳＴＫが“Ｈ”に立ち
上がる。この状態は少なくとも６サイクルの命令期間
中、継続する。これにより、セレクタ２７はプログラム
カウンタ８のいままでのアドレス出力（ラッチ回路２２
の出力）の代わりにオペランド１、２によって表される
アドレスをセレクトしてプログラムＲＯＭ２に出力す
る。このため、サブルーチンの先頭アドレスがプログラ
ムＲＯＭ２から読み出される。

【００６７】また、信号ＳＴＫが“Ｈ”に立ち上がるこ
とにより、オアゲート４３の出力が“Ｈ”となってトラ
ンスミッションゲート５１がオンするとともに、トラン
スミッションゲート５２がオフする（オアゲート４３の
出力がインバータ５０を介して反転してゲートに加えら
れるため）。したがって、ラッチ回路４２の出力をＲＡ
Ｍ１０に送出することが可能になる。一方、このときセ
レクタ２７の出力があっても、トランスミッションゲー
ト５２がオフしているため、ＲＡＭ１０に送出すること
ができない状態になる。

【００６８】サブルーチンコール命令が呼び出される
と、この命令はインストラクションデコーダ３によって
解読され、この解読結果に基づいて必要な制御信号が生
成されて他の回路に出力される。このとき、インストラ
クションデコーダ３からの制御信号に基づいてタイミン
グ信号発生回路４によりサブルーチンコール命令の期間
中、信号ＣＫＳ１、ＣＫＳ２、ＲＴＮ、ＩＮＯＥが
“Ｌ”に生成されて出力される。したがって、ラッチ回
路２４、２５が非動作状態になるとともに、トランスミ
ッションゲート３１がオフし、信号ＲＴＮがインバータ
３２を介してゲートに供給されるトランスミッションゲ
ート２８がオンする。

【００６９】トランスミッションゲート３１がオフする
ことにより、ラッチ回路２４、２５とラッチ回路２６と
の接続が遮断される。これにより、データバス１２上の
データはラッチ回路２６に取り込めなくなる。一方、ト
ランスミッションゲート２８がオンすることにより、ラ
ッチ回路２６とセレクタ２７とが接続され、セレクタ２
７の出力がラッチ回路２６に供給可能となる。また、信
号ＩＮＯＥが“Ｌ”になることにより、スタックＲＡＭ
１０が書込み可能状態になる。この状態は少なくとも６
サイクルの命令期間中、継続する。

【００７０】さらに、サイクルＴ１の開始エッジに同期
して信号ＧＳＴ１が“Ｈ”に立ち上がる。この状態は少
なくとも３サイクルの命令期間中（すなわち、コール命
令の前半の間）、継続する。これにより、トランスミッ
ションゲート２９がオンし、ラッチ回路２３とデータバ
ス１２とが接続され、ラッチ回路２３にラッチされた８
ビットの下位側アドレスデータをデータバス１２に送出
することが可能になる。

【００７１】その後、信号ＣＫＳＴが“Ｈ”に立ち上が
るため、この立ち上がりタイミングに同期してラッチ回
路２３はプログラムカウンタ８の現アドレスをラッチし
ているラッチ回路２２の出力をラッチし、そのうち下位
側の８ビットのアドレスデータをトランスミッションゲ
ート２９を介してデータバス１２に送る。データバス１
２に送り出された下位側８ビットのアドレスデータはサ
ブルーチンコールによる現アドレスを退避させるものに
相当し、信号ＩＮＯＥが“Ｌ”になっていることによ
り、スタックＲＡＭ１０の所定番地に書き込まれる。

【００７２】次いで、サイクルＴ３になると、その開始
エッジに同期して信号ＣＫＰＣが“Ｈ”に立ち上がる。
そのため、このタイミングに同期してラッチ回路２６が
セレクタ２７から送られてきたアドレスデータをラッチ
する。ラッチ回路２６にラッチされたアドレスデータは
インクリメント回路２１によってインクリメントされ、
信号ＯＰＡ（インクリメントによりＯＰＡ＋１となる）
としてラッチ回路２２に出力される。

【００７３】次いで、コール命令の後半のサイクルＴ１
になると、その開始エッジに同期して信号ＧＳＴ２が
“Ｈ”に立ち上がる。この状態は少なくとも３サイクル
の命令期間中（すなわち、コール命令の後半の間）、継
続する。これにより、トランスミッションゲート３０が
オンし、ラッチ回路２３とデータバス１２とが接続さ
れ、ラッチ回路２３にラッチされた８ビットの上位側ア
ドレスデータをデータバス１２に送出することが可能に
なる。

【００７４】この場合、前述したように信号ＣＫＳＴが
“Ｈ”に立ち上がることによってラッチ回路２３にはプ
ログラムカウンタ８の現アドレスがラッチされている
が、そのうち上位側の８ビットのアドレスデータがトラ
ンスミッションゲート３０を介してデータバス１２に送
られる。そして、データバス１２に送り出された上位側
８ビットのアドレスデータはサブルーチンコールによる
現アドレスを退避させるものに相当し、信号ＩＮＯＥが
“Ｌ”になっていることにより、スタックＲＡＭ１０の
所定番地に書き込まれる。

【００７５】このようにしてプログラムカウンタ８の現
アドレスが下位側８ビット、上位側８ビットの順でスタ
ックＲＡＭ１０の所定番地に書き込まれて退避させるこ
とが行われる。ここで、スタックＲＡＭ１０に書込む場
合のアドレス制御はスタック回路９内にあるアップダウ
ン可能なアドレスカウンタとしてのインクリメント回路
４１によって行われる。

【００７６】すなわち、基本クロックＣＫ１はインバー
タ４９によって反転し、信号Ａ（基本クロックＣＫ１の
反転信号）となってノアゲート４５に供給されている。
信号ＳＴＫはオアゲート４３をそのまま通過し信号Ｄと
なって、各アンドゲート４６、４７に供給される。この
とき、各アンドゲート４６、４７にはサイクルＴ１、サ
イクルＴ２のパルス信号がそれぞれ供給されているか
ら、信号Ｄがコール命令期間中は“Ｈ”であるため、サ
イクルＴ１、サイクルＴ２のパルス信号がそれぞれ
“Ｈ”のときのみ信号ＥＸＢあるいはその反転信号が各
アンドゲート４７、４６をそれぞれ通過してノアゲート
４４に供給され、ノアゲート４４を通過し信号Ｂとして
次段のノアゲート４５に入力される。

【００７７】したがって、信号ＢはサイクルＴ１、サイ
クルＴ２のパルス信号が“Ｌ”である期間のみ、“Ｈ”
になる。一方、ノアゲート４５には前述した信号Ａ（基
本クロックＣＫ１の反転信号）も入力されており、信号
Ａと信号Ｂのノア論理が取られて信号Ｃとしてラッチ回
路４２の制御端子に供給される。このとき、信号Ｃは信
号Ｂが“Ｌ”のときのみ基本クロックＣＫ１のパルスを
“Ｈ”にしたものに相当するから、結局、コール命令の
前半のサイクルＴ２および後半のサイクルＴ１の間にエ
ッジ的に“Ｈ”となるパルス信号Ｃに同期してインクリ
メント回路４１き出力がラッチ回路４２にラッチされ、
このラッチ出力はプログラムウカンタ８の現アドレスの
うちの下位側８ビットをスタックＲＡＭ１０に書き込ん
で退避ささせる場合の退避先アドレスを示すものとして
使用される。

【００７８】また、ラッチ回路４２のラッチ出力は再び
インクリメント回路４１に供給されてデクリメントされ
る。そして、プログラムカウンタ８の現アドレスのうち
の上位側８ビットをスタックＲＡＭ１０に書き込んで退
避させる場合の退避先アドレスを示すものとして使用さ
れる。

【００７９】具体的には、サブルーチンコール命令時に
退避させるプログラムカウンタ８の現アドレスのうちの
上位側８ビットは、サブルーチンアドレスＳＴＡとして
スタックＲＡＭ１０のアドレス［ＳＡＤ］にアドレス下
位８ビットが書き込まれ、このあとスタックＲＡＭ１０
のアドレス［ＳＡＤ−１］にアドレス上位８ビットが書
き込まれる。続いて、スタックＲＡＭ１０のアドレス
［ＳＡＤ−２］に次のアドレスの書込み準備が行われ
る。

【００８０】リターン命令 図６、図７はリターン命令動作のタイミングチャートで
ある。基本クロックＣＫ２に同期して最初のサイクルＴ
１がスタートすると（このとき、基本クロックＣＫ１は
半周期位相がずれている）、コール命令の場合とは逆に
このサイクルＴ１の開始エッジに同期して信号ＳＴＫが
“Ｈ”に立ち上がらず、“Ｌ”のままである。この状態
は少なくとも６サイクルの命令期間中、継続する。これ
により、セレクタ２７はプログラムカウンタ８のいまま
でのアドレス出力（オペランド１、２）の代わりにオペ
コードによって表されるリターン命令のアドレスをセレ
クトしてプログラムＲＯＭ２に出力する。このため、リ
ターン命令がプログラムＲＯＭ２から読み出される。

【００８１】リターン命令が呼び出されると、この命令
はインストラクションデコーダ３によって解読され、こ
の解読結果に基づいて必要な制御信号が生成されて他の
回路に出力される。このとき、インストラクションデコ
ーダ３からの制御信号に基づいてタイミング信号発生回
路４によりリターン命令の期間中、信号ＧＳＴ１、ＧＳ
Ｔ２、ＣＫＳＴが“Ｌ”に生成されて出力される。した
がって、信号ＣＫＳＴが“Ｌ”になることにより、ラッ
チ回路２３が非動作状態になる。また、信号ＧＳＴ１、
ＧＳＴ２が“Ｌ”になることにより、トランスミッショ
ンゲート２９、３０が共にオフし、ラッチ回路２３とデ
ータバス１２との接続が遮断される。

【００８２】また、サイクルＴ１の開始エッジに同期し
て信号ＲＴＮが“Ｈ”に立ち上がる。この状態は少なく
とも６サイクルの命令期間中（すなわち、リターン命令
の全期間）、継続する。これにより、トランスミッショ
ンゲート３１がオンし、ラッチ回路２６とラッチ回路２
４、２５とが接続され、ラッチ回路２４、２５にラッチ
された８ビットの下位側アドレスデータ、上位側アドレ
スデータをラッチ回路２６にラッチすることが可能にな
る。

【００８３】一方、信号ＲＴＮが“Ｈ”に立ち上がる
と、この反転信号がインバータ３２を介してトランスミ
ッションゲート２８に供給されるため、このトランスミ
ッションゲート２８がオフし、セレクタ２７とラッチ回
路２６との接続が遮断される。また、信号ＩＮＯＥが
“Ｈ”になることにより、スタックＲＡＭ１０が読み出
し可能状態になる。この状態は少なくとも６サイクルの
命令期間中、継続する。

【００８４】一方、このリターン命令時において、スタ
ックＲＡＭ１０から退避したプログラムアドレスを読み
出す場合のアドレス制御はスタック回路９内にあるアッ
プダウン可能なアドレスカウンタとしてのインクリメン
ト回路４１によって行われる。

【００８５】すなわち、基本クロックＣＫ１はインバー
タ４９によって反転し、信号Ａ（基本クロックＣＫ１の
反転信号）となってノアゲート４５に供給されている。
信号ＳＴＫ（レベルは“Ｌ”）はオアゲート４３をその
まま通過し信号Ｄとなって、各アンドゲート４６、４７
に供給される。このとき、各アンドゲート４６、４７に
はサイクルＴ１、サイクルＴ２のパルス信号がそれぞれ
供給されているから、信号Ｄがリターン命令期間中は
“Ｌ”であるため、サイクルＴ１、サイクルＴ２のパル
ス信号がそれぞれ“Ｌ”のときのみ信号ＥＸＢあるいは
その反転信号が各アンドゲート４７、４６をそれぞれ通
過してノアゲート４４に供給され、ノアゲート４４を通
過し信号Ｂとして次段のノアゲート４５に入力される。

【００８６】したがって、信号ＢはサイクルＴ１、サイ
クルＴ２のパルス信号が“Ｈ”である期間のみ、“Ｌ”
になる。一方、ノアゲート４５には前述した信号Ａ（基
本クロックＣＫ１の反転信号）も入力されており、信号
Ａと信号Ｂのノア論理が取られて信号Ｃとしてラッチ回
路４２の制御端子に供給される。このとき、信号Ｃは信
号Ｂが“Ｌ”のときのみ基本クロックＣＫ１のパルスを
“Ｈ”にしたものに相当するから、結局、コール命令の
前半のサイクルＴ２および後半のサイクルＴ１の間にト
リガ的に“Ｈ”となるパルス信号Ｃに同期してインクリ
メント回路４１の出力がラッチ回路４２にラッチされ、
このラッチ出力はスタックＲＡＭ１０に退避して記憶さ
れているプログラムウカンタ８の復帰アドレスのうちの
下位側８ビットを読み出す場合のアドレスを示すものと
して使用される。

【００８７】また、ラッチ回路４２のラッチ出力は再び
インクリメント回路４１に供給されてインクリメントさ
れる。そして、スタックＲＡＭ１０に退避して記憶され
ているプログラムカウンタ８の復帰アドレスのうちの上
位側８ビットを読み出す場合のアドレスを示すものとし
て使用される。

【００８８】具体的には、リターン命令時に復帰させる
プログラムカウンタ８のアドレスはスタックＲＡＭ１０
のアドレス［ＳＡＤ−２］、［ＳＡＤ−１］、［ＳＡ
Ｄ］と順次進んで（インクリメントして）読み出され、
そのうちアドレス［ＳＡＤ−１］のときプログラムアド
レス上位８ビットが読み出され、アドレス［ＳＡＤ］の
ときプログラムアドレス下位８ビットが読み出される。

【００８９】そして、このようにしてスタックＲＡＭ１
０から読み出されたプログラムアドレスはデータバス１
２を通ってプログラムカウンタ８に入力される。この場
合、まずデータバス１２上の１６ビットのプログラムデ
ータのうち上位８ビットは信号ＣＫＳ２が“Ｈ”となる
タイミングでラッチ回路２５にラッチされ、同様に下位
８ビットは信号ＣＫＳ１が“Ｈ”となるタイミングでラ
ッチ回路２４にラッチされる。

【００９０】これらの各回路２４、２５にラッチされた
プログラムアドレスは、信号ＣＫＰＣが“Ｈ”となるタ
イミングでラッチ回路２６にラッチされ、インクリメン
ト回路２１に供給される。そして、このインクリメント
回路２１によって［＋１］だけインクリメントされ、ラ
ッチ回路２２に出力される。ラッチ回路２２は次回の命
令サイクルでインクリメント回路２１から送られたプロ
グラムアドレスをラッチし、このラッチ回路２２の出力
はセレクタ２７によってセレクトされてプログラムＲＯ
Ｍ２に対してコール命令の次のアドレスに記憶されてい
る命令を読み出すためのアドレスとして供給される。

【００９１】このように、本実施例ではサブルーチンコ
ール命令のとき、プログラムアドレスが一時的に独立に
設けられたスタックＲＡＭ１０に退避され、記憶され
る。一方、リターン命令のとき、退避させたプログラム
アドレスがスタックＲＡＭ１０から読み出される。ま
た、スタックＲＡＭ１０に記憶されたプログラムアドレ
スの退避先のアドレスの指定は、アドレスカウント手段
としてのインクリメント回路４１によって行われ、この
ときプログラムアドレスの書込み時と読み出し時ではア
ドレス歩進が逆転して行われる。

【００９２】したがって、いわゆるスタックポインタと
なるインクリメント回路４１のアドレス歩進動作はプロ
グラムカウンタ８を用いて行う必要がなく、アドレスカ
ウント手段（インクリメント回路４１）の値をプログラ
ムカウンタ８に転送する等の処理（従来、必要であった
処理）が不要となって、処理が簡単になり、コール命
令、リターン命令によるスタック動作を高速化すること
ができる。

【００９３】また、インクリメント回路４１も独立に設
けられているから、プログラムアドレスの一時退避、復
帰に際して必要な処理が簡単になり、この面からもスタ
ック動作を高速化することができる。

【００９４】さらに、例えばコール命令のとき、プログ
ラムカウンタの現アドレス値を退避させるために、他の
用途にも使用されている演算用のＲＡＭの特定領域に、
この現アドレス値を退避させ、しかもその退避先のアド
レスをスタックポインタというレジスタに記憶させると
いうような従来の処理プロセスが必要ないので、演算の
場合との処理の区別等でコール命令のときの退避処理が
複雑になることがなく、この面からも高速で処理を実行
することができる。これは、リターン命令時についても
同様である。

【００９５】次に、コール、リターン命令以外で、演算
用ＲＡＭ６の書込み／読み出しをプログラムカウンタ８
からのプログラムアドレスに基づいて実行する一般的な
３サイクル命令が読み出された場合の動作例について説
明する。ＭＯＶＥ命令 図９は、一例としてＭＯＶＥ命令を実行するときのタイ
ミングチャートである。ＭＯＶＥ命令は、データをＲＡ
Ｍの特定の領域から別の領域に移動させるものである。

【００９６】プログラムＲＯＭ２からＭＯＶＥ命令が読
み出されて出力されると、インストラクションデコーダ
３によって解読され、この解読結果に基づいて必要な制
御信号が生成される。このとき、インストラクションデ
コーダ３からの制御信号に基づいてタイミング信号発生
回路４により所望のタイミング信号ＣＫ１、ＣＫ２、Ｔ
１、Ｔ２、ＣＫＡＤ、ＣＫＰＣ、ＥＸＢ、ＳＴＫ、ＲＴ
Ｎ、ＧＳＴ１、ＧＳＴ２、ＣＫＳ１、ＣＫＳ２、Ｒ／Ｗ
が生成されて出力される。

【００９７】基本クロックＣＫ２に同期して最初のサイ
クルＴ１がスタートすると（このとき、基本クロックＣ
Ｋ１は半周期位相がずれている）、このサイクルＴ１の
開始エッジに同期して信号ＩＮＯＥが“Ｈ”に立ち上が
る。この状態は少なくとも３サイクルの命令期間中、継
続する。信号ＩＮＯＥが“Ｈ”になることにより、スタ
ックＲＡＭ１０が読み出し可能状態になる。この状態は
少なくとも３サイクルの命令期間中、継続する。

【００９８】一方、このとき信号ＲＴＮは“Ｌ”レベル
となっており、オアゲート４３の出力（図３、図９の信
号Ｄ）も“Ｌ”レベルとなってトランスミッションゲー
ト５１がオフするとともに、トランスミッションゲート
５２がオンする（オアゲート４３の出力がインバータ５
０を介して反転してゲートに加えられるため）。したが
って、ラッチ回路４２の出力をＲＡＭ１０に送出するこ
とができなくなるとともに、セレクタ２７の出力をＲＡ
Ｍ１０に送出することが可能な状態になる。

【００９９】また、信号ＲＴＮが“Ｌ”になるため、ト
ランスミッションゲート３１がオフし、信号ＲＴＮがイ
ンドバータ３２を介してゲートに供給されるトランスミ
ッションゲート２８がオンする。

【０１００】トランスミッションゲート３１がオフする
ことにより、ラッチ回路２４、２５とラッチ回路２６と
の接続が遮断される。これにより、データバス１２上の
データはラッチ回路２６に取り込めなくなる。一方、ト
ランスミッションゲート２８がオンすることにより、ラ
ッチ回路２６とセレクタ２７とが接続され、セレクタ２
７の出力がラッチ回路２６に供給可能となる。

【０１０１】これにより、ラッチ回路２６は信号ＣＫＰ
Ｃが“Ｈ”になるタイミングでセレクタ２７から送られ
てきたアドレスデータＰＣＡ（例えば、ＡＤ−１）をラ
ッチし、ラッチ回路２６にラッチされたアドレスデータ
ＰＣＡはインクリメント回路２１によってインクリメン
トされてインクリメントデータＩＮＣ（例えば、ＡＤ）
となり、ラッチ回路２２に出力される。そして、信号Ｃ
ＫＡＤが“Ｈ”になるタイミングでラッチ回路２２にラ
ッチされる。

【０１０２】ラッチ回路２２にラッチされたデータは、
その後、セレクタ２７でセレクトされアドレスデータＰ
ＡＤとして再びトランスミッションゲート２８を介して
ラッチ回路２６に供給されるとともに、８ビットの下位
側アドレスデータＡＤ０〜７はスタック回路９に出力さ
れる。このようにして８ビットの下位側アドレスデータ
ＡＤ０〜７は順次インクリメントされながら、スタック
回路９に出力されることになる。

【０１０３】スタック回路９に出力された８ビットの下
位側アドレスデータＡＤ０〜７はトランスミッションゲ
ート５１がオフ、トランスミッションゲート５２がオン
しているため、オンしているトランスミッションゲート
５２を通過してＲＡＭ１０に出力される。この状態は図
９において、データＥ（すなわち、ＡＤ−１下位、ＡＤ
下位、ＡＤ＋１下位・・・）として表されており、デー
タＥは８ビットの下位側アドレスデータＡＤ０〜７に相
当する。

【０１０４】これにより、ＲＡＭ１０ではスタック回路
９から送られてきた８ビットの下位側アドレスデータＡ
Ｄ０〜７を読み出しアドレスとしてデータ（例えば、Ｄ
ＡＴＡ−１、ＤＡＴＡ）が順次読み出される。ＲＡＭ１
０から読み出されたデータはデータバス１２を介してＡ
ＬＵ７に送出され、このＡＬＵ７をスルーして演算用Ｒ
ＡＭ６に送られる。そして、書込みタイミング信号Ｒ／
Ｗが“Ｌ”になるタイミングで演算用ＲＡＭ６に書き込
まれる。

【０１０５】このとき、演算用ＲＡＭ６への移動先アド
レスを指定するアドレス制御回路５からのアドレスデー
タＦ（例えば、ＲＡＡ−１、ＲＡＡ）によって指定され
るエリアにＲＡＭ１０から読み出されたデータが書き込
まれる。例えば、ＲＡＡ−１のエリアにはデータＤＡＴ
Ａ−１が書き込まれ、ＲＡＡのエリアにはデータＤＡＴ
Ａが書き込まれる。

【０１０６】このように、演算用ＲＡＭ６に対してデー
タをＭＯＶＥする場合に、プログラムカウンタ８からの
プログラムアドレスに基づいて実行される。なお、演算
用ＲＡＭ６にデータを書き込む場合も同様の方式で実行
することができる。

【０１０７】したがって、演算用ＲＡＭ６に対するデー
タの書込み／読み出しを行うに際してアドレス制御回路
５からのオペランドによる必要がなく、データの書込み
／読み出し制御を簡単に行うことができる。すなわち、
演算用ＲＡＭ６に対するコール命令のときのなどの退避
処理を簡単化することができる。また、汎用ＲＡＭ１０
を他のデータ処理にも使用可能とすることができる。

【０１０８】なお、本発明の範囲内で種々の変形が可能
である。例えば、アドレスカウンタ手段としてインクリ
メント回路を用いたが、これに限らず、他の回路で構成
してもよい。

【０１０９】

【発明の効果】本発明によれば、サブルーチンコール命
令、リターン命令によるスタック動作（プログラムアド
レスの一時退避、復帰）の処理において、アドレスカウ
ンタの値をプログラムカウンタに転送する等の処理の必
要をなくすることができ、動作が簡単になって、これら
の処理を高速に行うことができる。

【０１１０】また、いままでアドレスの退避先の指定や
歩進動作を行うためにプログラムカウンタを用いていた
ものを、アドレスカウンタ手段を独立に設けるようにし
たので、プログラムアドレスの一時退避、復帰に際して
従来のようにプログラムカウンタに転送するような処理
が必要なくなって処理が簡単になり、この面からもスタ
ック動作を高速化することができる。

【０１１１】さらに、命令解読手段からの出力に従い、
選択手段によって演算データ記憶手段をアドレッシング
手段からのプログラムアドレスで読み出すか、あるいは
アドレスカウント手段で読み出すかを選択しているの
で、プログラムアドレスの一時退避、復帰に際して必要
な処理が簡単になり、演算データ記憶手段も他の演算処
理用としても使用できる。

【図面の簡単な説明】

【図１】本発明の中央演算処理装置の一実施例の構成を
示すブロック図である。

【図２】同実施例のプログラムカウンタの構成図であ
る。

【図３】同実施例のスタック回路の構成の一部を示す図
である。

【図４】同実施例のサブルーチンコール命令時の動作の
一部を示すタイミングチャートである。

【図５】同実施例のサブルーチンコール命令時の動作の
一部を示すタイミングチャートである。

【図６】同実施例のリターン命令時の動作の一部を示す
タイミングチャートである。

【図７】同実施例のリターン命令時の動作の一部を示す
タイミングチャートである。

【図８】同実施例のオペコートおよびオペランドの形態
を示す図である。

【図９】同実施例の転送命令時の動作を示すタイミング
チャートである。

【符号の説明】

１ ＣＰＵ ２ プログラムＲＯＭ（プログラム記憶手段） ３ インストラクションデコーダ（命令解読手段） ４ タイミング信号発生回路 ５ アドレス制御回路（演算データアドレッシング手
段） ６ 演算用ＲＡＭ（演算データ記憶手段） ７ ＡＬＵ（演算手段） ８ プログラムカウンタ（アドレッシング手段） ９ スタック（ＳＴＡＣＫ）回路（スタック手段） １０ スタックＲＡＭ １１ インタラプト回路 １２ データバス ２１ インクリメント回路 ２２〜２６、４２ ラッチ回路 ２７ セレクタ ２８〜３１、５１、５２ トランスミッションゲート ３２、４８、４９、５０ インバータ ４１ インクリメント回路（アドレスカウント手段） ４３ オアゲート ４４、４５ ノアゲート ４６、４７ アンドゲート ６０ 選択手段

Claims (1)

【特許請求の範囲】
1. 【請求項１】 複数の命令からなる所定のプログラムを
   記憶するプログラム記憶手段と、 このプログラム記憶手段をアドレッシングして記憶され
   た命令を順次読み出すためのプログラムアドレスを出力
   するアドレッシング手段と、 演算用データを書込み読み出し可能な演算データ記憶手
   段と、 前記プログラム記憶手段から出力される命令に含まれる
   オペコードを解読する命令解読手段と、 前記プログラム記憶手段から出力される命令に含まれる
   オペランドあるいは前記アドレッシング手段からのプロ
   グラムアドレスを用いて前記演算データ記憶手段をアド
   レッシングして演算用データを書込み又は読み出しする
   演算データアドレッシング手段と、 前記命令解読手段の出力に従って前記演算データ記憶手
   段に対する演算を実行する演算手段と、 前記プログラム記憶手段から読み出された命令がサブル
   ーチンコールのとき、前記プログラムアドレスを前記演
   算データ記憶手段に記憶させるとともに、リターン命令
   のとき、このプログラムアドレスを読み出すスタック手
   段と、 前記演算データ記憶手段に記憶されたプログラムアドレ
   スの退避先のアドレスを指定するとともに、このプログ
   ラムアドレスの書込み時と読み出し時のアドレス歩進を
   前記サブルーチンコール命令とリターン命令のときとで
   逆転させるアドレスカウント手段と、 前記命令解読手段からの出力に従って、前記演算データ
   記憶手段を前記アドレッシング手段からのプログラムア
   ドレスで読み出すかあるいは前記アドレスカウント手段
   で読み出すかを選択する選択手段と、を備えたことを特
   徴とする中央演算処理装置。