JPS6047614B2 - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS6047614B2 JPS6047614B2 JP51045809A JP4580976A JPS6047614B2 JP S6047614 B2 JPS6047614 B2 JP S6047614B2 JP 51045809 A JP51045809 A JP 51045809A JP 4580976 A JP4580976 A JP 4580976A JP S6047614 B2 JPS6047614 B2 JP S6047614B2
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- JP
- Japan
- Prior art keywords
- microinstruction
- data register
- control memory
- branch
- executed
- Prior art date
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- Expired
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Description
【発明の詳細な説明】
本発明は情報処理装置、詳しくは、マイクロプログラム
制御方式をとる情報処理装置における制御用データレジ
スタのセット機構に関するものである。
制御方式をとる情報処理装置における制御用データレジ
スタのセット機構に関するものである。
マイクロプログラム制御方式をとる情報処理装置におい
て、処理能力向上の一つの手段として、制御メモリから
マイクロプログラムを先行読み出しする方式がある。
て、処理能力向上の一つの手段として、制御メモリから
マイクロプログラムを先行読み出しする方式がある。
第１図ａおよびｂはその従来方式のタイムチャートを示
す図である。ここで、ａ図はマイクロプログラムの次に
実行すべき番地が予め定まつている場合の例で、制御メ
モリのｎ番地を実行しているサイクルでは制御メモリの
ｎ＋１番地の読み出しを行なつている。従つて、この場
合、読み出し時間はマスクされてしまい、処理能力の向
上がもたらされるのである。しカル第１図をに示すよう
に、制御メモリのｎ番地で条件分岐マイクロ命令が実行
され、分岐条件が成立し、次に分岐先の制御メモリのｎ
番地を実行する場合を考える。この場合、先行読み出し
により制御メモリのｎ番地実行中に読み出していた制御
メモリのｎ＋１番地の内容は無効になり、新たに制御メ
モリのｍ番地を読み出し、更に次のサイクルでｍ番地を
実行することになる。すなわち、条件分岐マイクロ命令
では分岐条件が成立した場合、先行読み出し効果はなく
なつてしまう。本発明の目的は、上記した従来技術の欠
点をなくし、条件分岐マイクロ命令の分岐条件成立時に
も処理能力が低下しないマイクロプログラム制御方式の
情報処理装置を提供するにある。
す図である。ここで、ａ図はマイクロプログラムの次に
実行すべき番地が予め定まつている場合の例で、制御メ
モリのｎ番地を実行しているサイクルでは制御メモリの
ｎ＋１番地の読み出しを行なつている。従つて、この場
合、読み出し時間はマスクされてしまい、処理能力の向
上がもたらされるのである。しカル第１図をに示すよう
に、制御メモリのｎ番地で条件分岐マイクロ命令が実行
され、分岐条件が成立し、次に分岐先の制御メモリのｎ
番地を実行する場合を考える。この場合、先行読み出し
により制御メモリのｎ番地実行中に読み出していた制御
メモリのｎ＋１番地の内容は無効になり、新たに制御メ
モリのｍ番地を読み出し、更に次のサイクルでｍ番地を
実行することになる。すなわち、条件分岐マイクロ命令
では分岐条件が成立した場合、先行読み出し効果はなく
なつてしまう。本発明の目的は、上記した従来技術の欠
点をなくし、条件分岐マイクロ命令の分岐条件成立時に
も処理能力が低下しないマイクロプログラム制御方式の
情報処理装置を提供するにある。
Ｊ すなわち、本発明は、従来のように条件分岐マイク
ロ命令の実行サイクルで条件判定回路により被テスト信
号を判定し、分岐条件成立時には次サイクルで分岐先マ
イクロ命令を制御メモリから読み出して制御用データレ
ジスタに格納する以外５に、特定の条件分岐マイクロ命
令の場合には、該マイクロ命令の実行サイクルで条件判
定指示信号と被テスト信号により予め読み出しておいた
マイクロ命令の内容を変更し、この変更されたマイクロ
命令を分岐条件成立時の分岐先マイクロ命令として用い
ることを特徴とするものである。
ロ命令の実行サイクルで条件判定回路により被テスト信
号を判定し、分岐条件成立時には次サイクルで分岐先マ
イクロ命令を制御メモリから読み出して制御用データレ
ジスタに格納する以外５に、特定の条件分岐マイクロ命
令の場合には、該マイクロ命令の実行サイクルで条件判
定指示信号と被テスト信号により予め読み出しておいた
マイクロ命令の内容を変更し、この変更されたマイクロ
命令を分岐条件成立時の分岐先マイクロ命令として用い
ることを特徴とするものである。
これにより分岐条件成立時、あらためて分岐先マイクロ
命令を制御メモリから読み出して制御データレジスタに
格納するサイクルを省くことができ、条件分岐マイクロ
命令実行サイクルの次のサイクルで直ちに分岐先のオペ
レーションを実行することが可能になる。第２図は本発
明の一実施例を示す。
命令を制御メモリから読み出して制御データレジスタに
格納するサイクルを省くことができ、条件分岐マイクロ
命令実行サイクルの次のサイクルで直ちに分岐先のオペ
レーションを実行することが可能になる。第２図は本発
明の一実施例を示す。
図において、１は制御メモリの読み出しアドレスを決定
するアドレス決定回路、２はアドレスレジスタ、３はマ
イクロプログラムを格納しておく制御メモｌ八４は本発
明の特徴てある制御メモリ３からの信号と被テスト信号
を切り分ける切換回路、５はデータレジスタ、６はデー
タレジスタ内のテスト指定フィールドに対するデコーダ
、７は条件判定回路、８は本処理装置の被制御部である
。今、本処理装置の条件分岐マイクロ命令はタイプＡと
タイプＢに分れているものとする。
するアドレス決定回路、２はアドレスレジスタ、３はマ
イクロプログラムを格納しておく制御メモｌ八４は本発
明の特徴てある制御メモリ３からの信号と被テスト信号
を切り分ける切換回路、５はデータレジスタ、６はデー
タレジスタ内のテスト指定フィールドに対するデコーダ
、７は条件判定回路、８は本処理装置の被制御部である
。今、本処理装置の条件分岐マイクロ命令はタイプＡと
タイプＢに分れているものとする。
タイプＡは従来の条件分岐マイクロ命令と同様である。
即ち、条件分岐マイクロ命令はデータレジスタ５のテス
ト指定フィールドで指定され、それがテスト指定フィー
ルドデコーダ６でデコードされるが、タイプＡの場合、
その判定指定信号は条件判定回路７で被制御部８から与
えられる被テスト信号と所望の論理がとられる。そして
、分岐条件が成立すると、アドレス決定回路１で分岐番
地（データレジスタ５のアドレスフィールド）を選択し
、これをアドレスレジスタ２にセットして、制！御メモ
リ３の読み出しを行ない、この読み出しサイクルの次の
サイクルで分岐先オペレーションを実行する。一方、タ
イプＢは本発明で付加した回路を用いる条件分岐マイク
ロ命令であり、テスト指定フィールドデコーダ６でデコ
ードされた判定こ指定信号は、切換回路４において制御
メモリ３からの入力ゲートを閉じると共に被制御部８か
らの被テスト信号の入力ゲートを開き、被テストデータ
の値によつてデータレジスタ５の該当ビットの値を更新
する。つまり、このようにして得られた４データレジス
タ５の内容が分岐条件成立時の制御語を表わすことにな
り、この制御語により次サイクルで分岐先オペレーショ
ンを実行する。具体的に、制御メモリ３の１幡地に格納
されているタイプＢのマイクロ命令を実行している場合
を例にとつて説明する。
即ち、条件分岐マイクロ命令はデータレジスタ５のテス
ト指定フィールドで指定され、それがテスト指定フィー
ルドデコーダ６でデコードされるが、タイプＡの場合、
その判定指定信号は条件判定回路７で被制御部８から与
えられる被テスト信号と所望の論理がとられる。そして
、分岐条件が成立すると、アドレス決定回路１で分岐番
地（データレジスタ５のアドレスフィールド）を選択し
、これをアドレスレジスタ２にセットして、制！御メモ
リ３の読み出しを行ない、この読み出しサイクルの次の
サイクルで分岐先オペレーションを実行する。一方、タ
イプＢは本発明で付加した回路を用いる条件分岐マイク
ロ命令であり、テスト指定フィールドデコーダ６でデコ
ードされた判定こ指定信号は、切換回路４において制御
メモリ３からの入力ゲートを閉じると共に被制御部８か
らの被テスト信号の入力ゲートを開き、被テストデータ
の値によつてデータレジスタ５の該当ビットの値を更新
する。つまり、このようにして得られた４データレジス
タ５の内容が分岐条件成立時の制御語を表わすことにな
り、この制御語により次サイクルで分岐先オペレーショ
ンを実行する。具体的に、制御メモリ３の１幡地に格納
されているタイプＢのマイクロ命令を実行している場合
を例にとつて説明する。
このタイプＢのマイクロ命令を実行しているとき、制御
メモリ３から先読みされている制御語の内容が゛゜１０
１０，１０１，１０１，００１０゛（但し、左から演算
制御フィールド４ビット、フラグ制御フィールド３ビッ
ト、テスト指定フィールド３ビット、アドレスフイーノ
Ｌ下４ビット）とする。この実行サイクルでの分岐条件
が成立しなければ、被テスト信号は信号無しとなつてフ
切換回路４は動作せず、データレジスタ５は上記の当サ
イクルで読み出された次番地の制御語内容となり、これ
が次サイクルで実行される。一方、分岐条件が成立した
場合は切換回路４を通してデータレジスタ５の内容は例
えば“１０１１，１０１，１１１，００１ｒ゛になり、
これが分岐先の制御語内容を示し、次サイクルで直ちに
実行される。以上の説明から明らかな如く、本発明によ
れば、マイクロプログラム制御方式をとる情報処理装置
において、条件分岐マイクロ命令の実行サイ”クルの次
サイクルで直ちに分岐先のオペレーションを行なうこと
ができ、大幅な処理能力の向上を図ることが期待され、
しかも、そのために必要となるハ」ド構成はデータレジ
スタの入力部にゲート回路を付加する程度であり、ハー
ド量の増加はわずかである。
メモリ３から先読みされている制御語の内容が゛゜１０
１０，１０１，１０１，００１０゛（但し、左から演算
制御フィールド４ビット、フラグ制御フィールド３ビッ
ト、テスト指定フィールド３ビット、アドレスフイーノ
Ｌ下４ビット）とする。この実行サイクルでの分岐条件
が成立しなければ、被テスト信号は信号無しとなつてフ
切換回路４は動作せず、データレジスタ５は上記の当サ
イクルで読み出された次番地の制御語内容となり、これ
が次サイクルで実行される。一方、分岐条件が成立した
場合は切換回路４を通してデータレジスタ５の内容は例
えば“１０１１，１０１，１１１，００１ｒ゛になり、
これが分岐先の制御語内容を示し、次サイクルで直ちに
実行される。以上の説明から明らかな如く、本発明によ
れば、マイクロプログラム制御方式をとる情報処理装置
において、条件分岐マイクロ命令の実行サイ”クルの次
サイクルで直ちに分岐先のオペレーションを行なうこと
ができ、大幅な処理能力の向上を図ることが期待され、
しかも、そのために必要となるハ」ド構成はデータレジ
スタの入力部にゲート回路を付加する程度であり、ハー
ド量の増加はわずかである。
なお、この種の情報処理装置において、基本処理能力に
厳しく影響する条件分岐マシクロ命令はわずかである。
従つて、特定の条件分岐マイクロ命令に対して本発明を
実施すればよく、ハード構成がそれほど複雑になること
はない。更に、分岐先の制御語は先読みした制御語を変
更することにより得られるため、該分岐先の制御語を制
御メモリに用意しておく必要はなく、その分制御メモリ
の記憶容量が節減できる効果もある。
厳しく影響する条件分岐マシクロ命令はわずかである。
従つて、特定の条件分岐マイクロ命令に対して本発明を
実施すればよく、ハード構成がそれほど複雑になること
はない。更に、分岐先の制御語は先読みした制御語を変
更することにより得られるため、該分岐先の制御語を制
御メモリに用意しておく必要はなく、その分制御メモリ
の記憶容量が節減できる効果もある。
第１図ａおよびｂはマイクロプログラム制御方式をとる
情報処理装置における従来の制御メモリの先行読み出し
を説明するタイムチャートで、ａ図は先行読み出しが有
効に行われている場合、ｂ図は条件分岐マイクロ命令の
時、分岐条件が成立し、先行読み出しが無効になつてい
る場合を示す。 第２図は本発明の一実施例を示すブロック図である。１
・・・アドレス決定回路、２・・・アドレスレジス夕、
３・・・制御メモリ、４・・・切換回路、５・・・デー
タレジスタ、６・・・テスト指定フィールドデコーダ、
７・・・条件判定回路、８・・・被制御部。
情報処理装置における従来の制御メモリの先行読み出し
を説明するタイムチャートで、ａ図は先行読み出しが有
効に行われている場合、ｂ図は条件分岐マイクロ命令の
時、分岐条件が成立し、先行読み出しが無効になつてい
る場合を示す。 第２図は本発明の一実施例を示すブロック図である。１
・・・アドレス決定回路、２・・・アドレスレジス夕、
３・・・制御メモリ、４・・・切換回路、５・・・デー
タレジスタ、６・・・テスト指定フィールドデコーダ、
７・・・条件判定回路、８・・・被制御部。
Claims (1)
- １ マイクロプログラムが格納されている制御メモリと
、該制御メモリから読み出されたマイクロ命令がセット
されるデータレジスタを具備し、且つ、前記データレジ
スタにセットされたマイクロ命令の実行と並行して前記
制御メモリから次に実行するマイクロ命令を先読みする
形式のマイクロプログラム制御方式をとる情報処理装置
において、前記データレジスタの入力部に、マイクロ命
令によりテストされる信号を通すゲート回路を設け、特
定マイクロ命令の実行時、該マイクロ命令によるテスト
結果を前記ゲート回路を通して前記データレジスタに与
えて該データレジスタにセットされるマイクロ命令の内
容を書き替え、該書替えたマイクロ命令を次のサイクル
で実行することを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51045809A JPS6047614B2 (ja) | 1976-04-21 | 1976-04-21 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51045809A JPS6047614B2 (ja) | 1976-04-21 | 1976-04-21 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52129251A JPS52129251A (en) | 1977-10-29 |
| JPS6047614B2 true JPS6047614B2 (ja) | 1985-10-22 |
Family
ID=12729575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51045809A Expired JPS6047614B2 (ja) | 1976-04-21 | 1976-04-21 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6047614B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6014330A (ja) * | 1983-07-05 | 1985-01-24 | Fuji Xerox Co Ltd | マイクロプログラム制御装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5322828B2 (ja) * | 1972-12-20 | 1978-07-11 |
-
1976
- 1976-04-21 JP JP51045809A patent/JPS6047614B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS52129251A (en) | 1977-10-29 |
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