JPS5957347A - メモリアドレス制御装置 - Google Patents
メモリアドレス制御装置Info
- Publication number
- JPS5957347A JPS5957347A JP57169137A JP16913782A JPS5957347A JP S5957347 A JPS5957347 A JP S5957347A JP 57169137 A JP57169137 A JP 57169137A JP 16913782 A JP16913782 A JP 16913782A JP S5957347 A JPS5957347 A JP S5957347A
- Authority
- JP
- Japan
- Prior art keywords
- address
- register
- gate
- instruction
- direct
- Prior art date
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- Granted
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
吐業上の利用分野
本発明は、マイクロコンピュータのページアドレス指定
時のメモリアドレス制ｊｉｌｔ装置に関するものである
。
時のメモリアドレス制ｊｉｌｔ装置に関するものである
。
従来例の構成とその問題点
マイクロコンピュータの設計において、命令効率の向−
ヒは一つの大きな課題である。命令効率の向上とは、あ
る制御の実行を小容滑のプログラムで記述することをど
う。即ち命令体系が冗長の少ないものとなっておれは、
効率のよい命令体系であると言える。勿論、応用分野に
よって命令の効率は大きく変化するわけであるが、本発
明は］七較的小曳模の制御［１１を応用対象としたマイ
クロコンピュータのメモリ直接アドレス方法を示す。
ヒは一つの大きな課題である。命令効率の向上とは、あ
る制御の実行を小容滑のプログラムで記述することをど
う。即ち命令体系が冗長の少ないものとなっておれは、
効率のよい命令体系であると言える。勿論、応用分野に
よって命令の効率は大きく変化するわけであるが、本発
明は］七較的小曳模の制御［１１を応用対象としたマイ
クロコンピュータのメモリ直接アドレス方法を示す。
面接アドレス指定とは、メモリの演算オペランドアドレ
スを命令語の中に記述するアドレス方式である。従来、
直接アドレスモードにおけるアドレス指定は、オペラン
ドアドレスを完全に命令語に含ませるか、又は特定のペ
ージ（メモリの上位アト１ノス部によって指定されるメ
モリブロックをページと言う）に対してのみ有効な命令
語を設けるかであった。ｔ：とえは、６４に語のメモリ
空間をアクセスするためには、１６ビツトのアドレスが
必鼎であり、プログラムの操作すξるＰＡＷ領域が小さ
い場合にも、従来の例では直接アドレス指定時には１６
ビツトでアドレス指定していた。又例えば、０番地から
２５５番地を０ページとして、０ページだけアクセスす
る限定をつけて、８ビツトのみで直接アドレス指定する
方法も従来行ｊ（われている。こｎは、Ｉそり領域を限
定し、命令効率の向上を追求したものであるが、メモリ
領域の限定によって応用適用分野が狭くなることがある
。
スを命令語の中に記述するアドレス方式である。従来、
直接アドレスモードにおけるアドレス指定は、オペラン
ドアドレスを完全に命令語に含ませるか、又は特定のペ
ージ（メモリの上位アト１ノス部によって指定されるメ
モリブロックをページと言う）に対してのみ有効な命令
語を設けるかであった。ｔ：とえは、６４に語のメモリ
空間をアクセスするためには、１６ビツトのアドレスが
必鼎であり、プログラムの操作すξるＰＡＷ領域が小さ
い場合にも、従来の例では直接アドレス指定時には１６
ビツトでアドレス指定していた。又例えば、０番地から
２５５番地を０ページとして、０ページだけアクセスす
る限定をつけて、８ビツトのみで直接アドレス指定する
方法も従来行ｊ（われている。こｎは、Ｉそり領域を限
定し、命令効率の向上を追求したものであるが、メモリ
領域の限定によって応用適用分野が狭くなることがある
。
発明の目的
本発明は、２つの直接アドレス指定制御７ラツクを新た
に導入し、直接アドレスによって演算オペランドを指定
する命令の語長を短くするとともに、大きなアドレス空
間をもアクセス可能とするメモリアドレス制御製餡を提
供することを目的とするものである。
に導入し、直接アドレスによって演算オペランドを指定
する命令の語長を短くするとともに、大きなアドレス空
間をもアクセス可能とするメモリアドレス制御製餡を提
供することを目的とするものである。
発明の構成
上記目的を達成するために、本発明は、上位アドレスレ
ジスタと下位アドレスレジスタとからなるレジスタ間接
指定用のためのレジスタを有し、命令語に記述された直
接アドレス指定部によってメモリアドレスの下位アドレ
スを定メ、メモリアドレスの上位アドレスを特定アドレ
スとするか、前記上位アドレスレジスタの内容とするか
を選択指定する第１のフラッグと、前記と同一の命令語
に対シて、メモリアドレスの下位アドレスを前記下位ア
ドレスレジスタの内容とし、メモリアドレスの上位アド
レスを命令語に記述された直接アドレス指定部を選択す
る第２のフラッグを有し、前記第１のフラッグと第２の
フラッグはフラッグ操作命令によって制御可能とした構
成にしたものである。
ジスタと下位アドレスレジスタとからなるレジスタ間接
指定用のためのレジスタを有し、命令語に記述された直
接アドレス指定部によってメモリアドレスの下位アドレ
スを定メ、メモリアドレスの上位アドレスを特定アドレ
スとするか、前記上位アドレスレジスタの内容とするか
を選択指定する第１のフラッグと、前記と同一の命令語
に対シて、メモリアドレスの下位アドレスを前記下位ア
ドレスレジスタの内容とし、メモリアドレスの上位アド
レスを命令語に記述された直接アドレス指定部を選択す
る第２のフラッグを有し、前記第１のフラッグと第２の
フラッグはフラッグ操作命令によって制御可能とした構
成にしたものである。
実；＆ｉｎ例の説明
以下本発明の一実施例を図面に基づいて説明する。第１
図は本発明のノモリアドレス指定モードの一例を説明す
るものである。メモリアドレスレジスタとして、Ｈ及び
Ｌレジスタがある。Ｈは上位アドレスレジスタ、Ｌは下
位アドレスレジスタである。以後の説明では、Ｈ，Ｌレ
ジスタはそ口ぞｒＬ８ビットのレジスタであるとする。
図は本発明のノモリアドレス指定モードの一例を説明す
るものである。メモリアドレスレジスタとして、Ｈ及び
Ｌレジスタがある。Ｈは上位アドレスレジスタ、Ｌは下
位アドレスレジスタである。以後の説明では、Ｈ，Ｌレ
ジスタはそ口ぞｒＬ８ビットのレジスタであるとする。
第１図（ａ）はいわゆるレジスタ間接アドレス指定モー
ドを示すものである。すなわち、（Ｈ，Ｌ）で指定され
ｔ：メモリの内容がオペランドとなる。
ドを示すものである。すなわち、（Ｈ，Ｌ）で指定され
ｔ：メモリの内容がオペランドとなる。
げ’ｔ Ｉ Ｎ（Ｉｌｌ及び（ｃ）はｒｐ、ｉ接アドレ
ス指定モードにおけるアドレスを乃くすものである。（
ｂ）と（Ｃ）の相異点は、上４（ｌアドレス部が（ｂｌ
の場合は、“（）”となってお！Ｄ、（Ｃ）の場合は、
上位アドレス部がＨレジスタで指定されるととである。
ス指定モードにおけるアドレスを乃くすものである。（
ｂ）と（Ｃ）の相異点は、上４（ｌアドレス部が（ｂｌ
の場合は、“（）”となってお！Ｄ、（Ｃ）の場合は、
上位アドレス部がＨレジスタで指定されるととである。
別の言い方をずれば、（ｈ）は特定ページ中の自接アド
レス指定モードであり、（Ｃ）は任怠ページ中の直接ア
ドレス指定モードである。
レス指定モードであり、（Ｃ）は任怠ページ中の直接ア
ドレス指定モードである。
第１ ＩＮ （市はに４Ｃ！アドレス部が直接アドレス
によって指定され、十Ｂｌアドレス部はレジスタＬによ
って指示さ口るアドレスモードである。このモードの使
い方は後で説明する、 本発明のポイントは、直接アドレス指定モードにおいて
、柚Ｉ Ｍ （ｂｌ 、 （ｃｌ及び（ｄｌにおいて同
一の命令語を使いアドレス指定を職別制御するため、２
つの面接アドレス制御フラッグ１）ＦＡ及びＤＦＢをＨ
，１人することにある。例えば第１図（１＋）の′場合
は（ＤＦＡ、 ＤＦＢ） ＝ （１，０） 、第１図（
Ｃ１の場合は、（Ｔ）ＦＡＩＤＦＢ ） ＝ （０，ｏ
） 、第１１図（ｄ）の場合は（ＤＦＡＩ ”Ｂ）＝
（０，１）と制御さｌる。
によって指定され、十Ｂｌアドレス部はレジスタＬによ
って指示さ口るアドレスモードである。このモードの使
い方は後で説明する、 本発明のポイントは、直接アドレス指定モードにおいて
、柚Ｉ Ｍ （ｂｌ 、 （ｃｌ及び（ｄｌにおいて同
一の命令語を使いアドレス指定を職別制御するため、２
つの面接アドレス制御フラッグ１）ＦＡ及びＤＦＢをＨ
，１人することにある。例えば第１図（１＋）の′場合
は（ＤＦＡ、 ＤＦＢ） ＝ （１，０） 、第１図（
Ｃ１の場合は、（Ｔ）ＦＡＩＤＦＢ ） ＝ （０，ｏ
） 、第１１図（ｄ）の場合は（ＤＦＡＩ ”Ｂ）＝
（０，１）と制御さｌる。
第２図は本発明によるレジスタ間接及び１＠接アドレス
指定モードを有するロード命令（Ｔ、）の命令語構成を
示す。第２ ｆｉｌ （ａｔはレジスタ間接アドレス指
定モードの、第２図（ｂ）は直接アドレス指定モードの
命令語構成である。ロード命令におけるアドレスモード
の胎１ｉ５ＪＩＩＩｉ、１語目の最下（Ｉ′ｔビット（
１’、ＳＢ）によって行なわれる。第２図（ｂｌのｌｌ
１１接アドレス指定モードにおいては、ＤＦＡ及びＤＦ
Ｂの状態によって、第１図の（ｂｌ 、 （ｃｌ 、
（ｄｉの如くアドレス指定制御される。
指定モードを有するロード命令（Ｔ、）の命令語構成を
示す。第２ ｆｉｌ （ａｔはレジスタ間接アドレス指
定モードの、第２図（ｂ）は直接アドレス指定モードの
命令語構成である。ロード命令におけるアドレスモード
の胎１ｉ５ＪＩＩＩｉ、１語目の最下（Ｉ′ｔビット（
１’、ＳＢ）によって行なわれる。第２図（ｂｌのｌｌ
１１接アドレス指定モードにおいては、ＤＦＡ及びＤＦ
Ｂの状態によって、第１図の（ｂｌ 、 （ｃｌ 、
（ｄｉの如くアドレス指定制御される。
第８図に第１し」（ｄ）の直接アドレスモードの一イリ
ｉ用例をボす。メモリの各ページの対応するアト１／ス
、たとｔｈｏページのα番地に対し、１ページのα＋２
５６番地、２ページの１＋５１２ｉ；：地、８ぺ−ジの
α＋７６８番地に演算制呻を実行するうえで密接に関連
するデータを格納しておくことがよくある。このとき、
αはレジスタで指し示すが、ページに相当するｆ′、位
アドレス部は、直接アドレス指示することによって、処
理プログラムの容卸゛が大幅に減少することが予想され
る。なお、下位アドレス部であるαをレジスタで指定す
る理由は、αはプログラム実行において、順次変化させ
られることが多いからである。例えば、０番地、２５６
番地、５１２番地、７６８番地に格納されているデータ
の処理終了後、下位アドレス部のレジスタをインクレメ
ントし、１番地、２５７番地、６１８番地。
ｉ用例をボす。メモリの各ページの対応するアト１／ス
、たとｔｈｏページのα番地に対し、１ページのα＋２
５６番地、２ページの１＋５１２ｉ；：地、８ぺ−ジの
α＋７６８番地に演算制呻を実行するうえで密接に関連
するデータを格納しておくことがよくある。このとき、
αはレジスタで指し示すが、ページに相当するｆ′、位
アドレス部は、直接アドレス指示することによって、処
理プログラムの容卸゛が大幅に減少することが予想され
る。なお、下位アドレス部であるαをレジスタで指定す
る理由は、αはプログラム実行において、順次変化させ
られることが多いからである。例えば、０番地、２５６
番地、５１２番地、７６８番地に格納されているデータ
の処理終了後、下位アドレス部のレジスタをインクレメ
ントし、１番地、２５７番地、６１８番地。
７６９番地に格納されているデータの処理するのに都合
が」゛い。
が」゛い。
すなわち、本アドレス指定制御方式の採用によって、８
つの直接アドレスモードを一つの命令語によって処理可
能となる。ここで、アドレス制御フラッグを導入せずに
、以上のアドレスモード毎に命令語を定義することも考
えらｊＬるが、命令語を増すことは必ずしも得策と言え
ない。というの長は短いため、あまり便用和ｆＷの高く
ない命令に対して命令語を割シ当てることは、全体の命
令体系構成上不利となるからである。しかしながら、使
用相ＩＷがそれ程高＜ ｔｃいからと百って、それらの
命令を全て省略することは、マイクロコンピュータにと
って、致節的ｊ（欠陥となる可能性がある。
つの直接アドレスモードを一つの命令語によって処理可
能となる。ここで、アドレス制御フラッグを導入せずに
、以上のアドレスモード毎に命令語を定義することも考
えらｊＬるが、命令語を増すことは必ずしも得策と言え
ない。というの長は短いため、あまり便用和ｆＷの高く
ない命令に対して命令語を割シ当てることは、全体の命
令体系構成上不利となるからである。しかしながら、使
用相ＩＷがそれ程高＜ ｔｃいからと百って、それらの
命令を全て省略することは、マイクロコンピュータにと
って、致節的ｊ（欠陥となる可能性がある。
第４図は、これまでに示したアドレス指定方法を実現す
るメモリアドレス制御方法の一構戟実／＋＋Ｉｊ例でを
）る。第４図にふ・いて、（１）は第１の直接アドレス
制曲１フラック（ｕｔ＊） 、 （２）は第２０） Ｈ
（Ｊ接アドレス制神フラック（ＤＦＢ）である。各１）
ＦＡ 、 Ｔ）１！’Ｂ（１）（２１において、それぞ
れ図示されていｔ、ＣいＣＰＵの命令デコード部よシの
出力信用が、ＤＦＡセットイ目月線Ｑｌｌ、 ＤＦＡ
９セット信号線饅、 ＤＦＢセット信号線（１坤。
るメモリアドレス制御方法の一構戟実／＋＋Ｉｊ例でを
）る。第４図にふ・いて、（１）は第１の直接アドレス
制曲１フラック（ｕｔ＊） 、 （２）は第２０） Ｈ
（Ｊ接アドレス制神フラック（ＤＦＢ）である。各１）
ＦＡ 、 Ｔ）１！’Ｂ（１）（２１において、それぞ
れ図示されていｔ、ＣいＣＰＵの命令デコード部よシの
出力信用が、ＤＦＡセットイ目月線Ｑｌｌ、 ＤＦＡ
９セット信号線饅、 ＤＦＢセット信号線（１坤。
ＤＦ’Ｂ ！Ｊセッ］・信号線０■に「１」加され、各
佃月線はＤ’ｌｊ’Ａ （１） ＋ ＤＦＢ （２１の
そ（ＬぞれセットＧｉ６を子、リセット端子に接続さく
しておυ、ＤＦＡ （１） 、 ＤＦＢ （２）は指定
制御される。叫は直接アドレス指定制ｅ＋＋他月線であ
り、本回路において、直接アドレス指定モードの時に論
理値＋＋１＋＋が、レジスタ間接指定モードσ）時に論
理値°０”が印加さｎる。ＱＱはｉη接アドレス信号線
で、１１１（接アドレス指定モードの時に直接アドレス
が印加妊れる。
佃月線はＤ’ｌｊ’Ａ （１） ＋ ＤＦＢ （２１の
そ（ＬぞれセットＧｉ６を子、リセット端子に接続さく
しておυ、ＤＦＡ （１） 、 ＤＦＢ （２）は指定
制御される。叫は直接アドレス指定制ｅ＋＋他月線であ
り、本回路において、直接アドレス指定モードの時に論
理値＋＋１＋＋が、レジスタ間接指定モードσ）時に論
理値°０”が印加さｎる。ＱＱはｉη接アドレス信号線
で、１１１（接アドレス指定モードの時に直接アドレス
が印加妊れる。
（：＋） ｒｉ−Ｌ〜ルアドレスレジスタ、（４）は下
（ＶアドレスレジスタＬである。ＡＮＤゲート（５）は
ＮＡＮＤゲート（９）の出力が０”の時出力を０″とし
、ＮＡＮＤ’ｙ’ −ト（９）の出力が１の時レジスタ
Ｈ（３）の内容を出力する。ＭＵＸＡ （ｌｉＪはマル
チプレクサであり、ＯＲゲート（８）の出力が′０”の
時に面接アドレス４１４月を、ＯＲゲート（３）の出力
が°ｌ″の時にレジスタＬ（４）の内容を出力する。Ｍ
ＵＸＢ （ｙ）はマルチプレクサであり、ＤＦＢ ＝
０の時にＡＮＤゲート（５）の出力を、ＩＩＦＩ ＝
１の１ｉａｒに１１接アドレス信号を出力する。
（ＶアドレスレジスタＬである。ＡＮＤゲート（５）は
ＮＡＮＤゲート（９）の出力が０”の時出力を０″とし
、ＮＡＮＤ’ｙ’ −ト（９）の出力が１の時レジスタ
Ｈ（３）の内容を出力する。ＭＵＸＡ （ｌｉＪはマル
チプレクサであり、ＯＲゲート（８）の出力が′０”の
時に面接アドレス４１４月を、ＯＲゲート（３）の出力
が°ｌ″の時にレジスタＬ（４）の内容を出力する。Ｍ
ＵＸＢ （ｙ）はマルチプレクサであり、ＤＦＢ ＝
０の時にＡＮＤゲート（５）の出力を、ＩＩＦＩ ＝
１の１ｉａｒに１１接アドレス信号を出力する。
次に、本回路によるメモリアドレス生成■ｉ＋＋作を１
目１′Ｘｌ ｄ） （ａｌ 、 （ｂ） 、 （ｃ）
、 （ｄ、Ｉのそれぞ第１の場合につも）−〔説明する
。
目１′Ｘｌ ｄ） （ａｌ 、 （ｂ） 、 （ｃ）
、 （ｄ、Ｉのそれぞ第１の場合につも）−〔説明する
。
（ａ）の場合
直接アドレス（ｆ１５定制御信号（信号（２）（１（車
上の信号）＝ ＯＤＦＡ ＝ ０ １１ＦＢ ＝
０メモリアドレスの上（’；ｌアドレス０８１には、レ
ジスタＨ（３）の内容がＡＮＤゲート（５１、ＭＵＸＢ
（７）を通して出力される。またメモリアドレスの十
位アトＬｚスＱ７１には、し’）ＸりＬ（４）の内容が
ＭＵＸＡ （６）ヲｊｌ！ｊして出力される。
上の信号）＝ ＯＤＦＡ ＝ ０ １１ＦＢ ＝
０メモリアドレスの上（’；ｌアドレス０８１には、レ
ジスタＨ（３）の内容がＡＮＤゲート（５１、ＭＵＸＢ
（７）を通して出力される。またメモリアドレスの十
位アトＬｚスＱ７１には、し’）ＸりＬ（４）の内容が
ＭＵＸＡ （６）ヲｊｌ！ｊして出力される。
（ｂ）の場合
面接アドレス指定制御信号： ｌ ＤＦＡ ＝ １Ｄ
ＦＢ ＝ ０ メモリアドレスの上位アドレス０８：には、ＡＮＤゲー
ト（５）によって生成された” （１”信号がＭＬＴＸ
Ｂ（７）を通して出力される。また、メモリアドレスの
下位アドレス０？」には、直接アドレス侶月稈（ｌｂ＋
に印加される直接アドレスがＭＵＸＡ （６１を通して
出力される。
ＦＢ ＝ ０ メモリアドレスの上位アドレス０８：には、ＡＮＤゲー
ト（５）によって生成された” （１”信号がＭＬＴＸ
Ｂ（７）を通して出力される。また、メモリアドレスの
下位アドレス０？」には、直接アドレス侶月稈（ｌｂ＋
に印加される直接アドレスがＭＵＸＡ （６１を通して
出力される。
（ｃｌの場合
面接アドレス指定制御４Ｋ 柑−１’ ＤＦＡ−Ｑ
ＤＦＢ ＝ ０ メモリアドレスの上イ立アドレス（１８）には、ＡＮＤ
ゲート（５）と１ＪｔＴＸＢ （７）を通して、レジス
タＨ（３）の内容が出力される。また、メモリアドレス
の干位アドレス０ηには、直接アドレス信号線ＯＱに印
加さ口る直接アドレスがＭＵＸＡ （６）を通して出力
さ口るー。
ＤＦＢ ＝ ０ メモリアドレスの上イ立アドレス（１８）には、ＡＮＤ
ゲート（５）と１ＪｔＴＸＢ （７）を通して、レジス
タＨ（３）の内容が出力される。また、メモリアドレス
の干位アドレス０ηには、直接アドレス信号線ＯＱに印
加さ口る直接アドレスがＭＵＸＡ （６）を通して出力
さ口るー。
（ｄ）の場合
直接アドレス指定制御信号＝ ｌ ＤＦＡ ＝ ０
ＤＦＢ ＝ １ メモリアドレスの上位アドレス０樽には、「（７）を介
して直接アドレス信号線ＱＩＰに印加される１０接アド
レスが出力される。またメモリアドレスの下位アドレス
０７′）には、レジスタＬ（４）の内容がＭＵＸＡ （
６）を通して出力される。
ＤＦＢ ＝ １ メモリアドレスの上位アドレス０樽には、「（７）を介
して直接アドレス信号線ＱＩＰに印加される１０接アド
レスが出力される。またメモリアドレスの下位アドレス
０７′）には、レジスタＬ（４）の内容がＭＵＸＡ （
６）を通して出力される。
この説明によって明らかなように、第４図に示したメモ
リアドレス制御回路によシ、第１図で述べたメモリアド
レス指定が可能となる。
リアドレス制御回路によシ、第１図で述べたメモリアド
レス指定が可能となる。
発明の効果
以上本発明によれは、フラッグ操作命令によって制御可
能な２つのｌば接アドレス指定制御フラッグを導入した
ので、直接アドレス指定時の命令語長を短くすることが
可能となると同時に、第１図の（ｄｌの様な効果的な直
接アドレス指定が１命令語で可能となシ、その結果、命
令効率のよい、高機能なマイクロコンピュータが実現で
きるに至ったものである。
能な２つのｌば接アドレス指定制御フラッグを導入した
ので、直接アドレス指定時の命令語長を短くすることが
可能となると同時に、第１図の（ｄｌの様な効果的な直
接アドレス指定が１命令語で可能となシ、その結果、命
令効率のよい、高機能なマイクロコンピュータが実現で
きるに至ったものである。
第１図は本発明によるメモリアドレス指定モード例を説
明する図、第２図は本発明のレジスタ間接及び直接アド
レス指定モードの命令形式例を説明する図、第８図はバ
ンク直接アドレス指定モードの利用説明図、第４図は本
発明の一実施例を示すメモリアドレス制御回路図である
。 （１）・・・１ｎ接アドレス制御フラツグ（ＤＦＡ）
、（２）・・・直接アドレス側部１フラッグ（ＤＦＢ）
、（３）・・・上位アドレスレジスタ、（４）・・・
下位アドレスレジスタ、（５）・・・ＡＮＤゲート、（
６） ・−マルチプレクサ（ＭＵＸＡ） 、（７）−マ
ルチプレクサ（ＭＵＸＢ ） 代理人 森本脂弘
明する図、第２図は本発明のレジスタ間接及び直接アド
レス指定モードの命令形式例を説明する図、第８図はバ
ンク直接アドレス指定モードの利用説明図、第４図は本
発明の一実施例を示すメモリアドレス制御回路図である
。 （１）・・・１ｎ接アドレス制御フラツグ（ＤＦＡ）
、（２）・・・直接アドレス側部１フラッグ（ＤＦＢ）
、（３）・・・上位アドレスレジスタ、（４）・・・
下位アドレスレジスタ、（５）・・・ＡＮＤゲート、（
６） ・−マルチプレクサ（ＭＵＸＡ） 、（７）−マ
ルチプレクサ（ＭＵＸＢ ） 代理人 森本脂弘
Claims (1)
- １、 上位アドレスレジスタと下位アドレスレジスタと
からなるレジスタ間接指定用のためのレジスタを有し、
命令語に記述さｆした直接アドレス指定部によってメモ
リアドレスの下位アドレス指定め、メモリアドレスの上
位アドレスを特定アドレスとするか、前記上位アドレス
レジスタの内界とするかを選択指定する第１のフラッグ
と、前記と同一の命令語に対してメモリアドレスの下位
アドレスを前記下位アドレスレジスタノ内容トシ、メモ
リアドレスの上位アドレスを命令語に記述された直接ア
ドレス指定部を選択する第２のフラッグを有し、前記第
１のフラッグと第２のフラッグはフラッグ操作命令によ
って制御可能としたことを特徴とするメモリアドレス制
御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57169137A JPS5957347A (ja) | 1982-09-27 | 1982-09-27 | メモリアドレス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57169137A JPS5957347A (ja) | 1982-09-27 | 1982-09-27 | メモリアドレス制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5957347A true JPS5957347A (ja) | 1984-04-02 |
| JPS6230653B2 JPS6230653B2 (ja) | 1987-07-03 |
Family
ID=15880966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57169137A Granted JPS5957347A (ja) | 1982-09-27 | 1982-09-27 | メモリアドレス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5957347A (ja) |
-
1982
- 1982-09-27 JP JP57169137A patent/JPS5957347A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6230653B2 (ja) | 1987-07-03 |
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