JPS6232535A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は近似逆数テーブルとメモリデコーダとを併用し
た情報処理装置に関し、特に上記両機能を一体化した逆
数テーブル／メそりデコーダを備えた情報処理装置に関
する。

（従来技術） 鉦−３図は、従来技術による斯かる情報処理装置の一例
を示すブロック図である。第２図において、１０は制御
記憶装置、２０はマイクロ命令レジスタ、２５は演算回
路、３１はメモリデコーダ、３２は近似逆数テーブルで
ある。

第２図において、演算回路２５への制御信号は複数語の
マイクロ命令を格納した制御記憶装置１０から、演算命
令の各マシンサイクルごとにマイクロ命令をマイクロ命
令レジスタ２０に読出される。読出されたマイクロ命令
の一部は、信号線７９を介して、直接、制御信号として
演算回路２５へ送出される。いっぽう、メモリデコーダ
３１に格納された複数語の制御信号の組のうち、−語の
制御信号は信号線７５を介して演算回路２５へ送出され
る。マイクロ命令レジスタ２０に格納されているマイク
ロ命令のアドレスフィールドから、信号線７２を介して
送出されたアドレス信号によって、メモリデコーダ３１
の制御信号が選択され読出される。メモリデコーダ３１
の出力は、上記のようにして信号線７５を介して演算回
路２５へ供給されるわけである。

いっぽう、除数の近似逆数データは複数語の近似逆数デ
ータが格納されている近似逆数テーブル３２から、信号
線７７を介して演算回路２５へ送出される。近似逆数テ
ーブル３２は、信号線７１上の除数データを読出しアド
レスとして使用している。

上記構成においては、除数命令で使用される除数の近似
逆数を格納しておくための近似逆数テーブル３２が、演
算回路２５に対する制御信号の一部を格納するためのメ
モリデコーダ３１とは独立して専用のハードウェアとし
て備えである。しかし、近似逆数テーブル３２から実際
に近似逆数データが信号線７７によって読出されるのは
、この種の情報処理装置で実行される多くの種類の命令
のなかでも除算命令だけである。従って、除算命令のな
かでも一度ずつしか近似逆数データは情報処理装置に用
いられない。

また、近似逆数データに要求される精度、すなわちデー
タ幅と語数とは演算回路２５の演算処理能力（こよって
決定される。

（発明が解決しようとする問題点） 上述した従来の情報処理装置では、近似逆数テーブルと
メモリデコーダとを独立したハードウェアにより実現し
ているので、近年の半導体技術の向上によってもたらさ
れた半導体メモリ素子の容量の著しい増加ｌこより、近
似逆数テーブルに上記半導体メモリ素子を使用した場合
には空き領域が生ずることがあると云う欠点があった０ また、この種の情報処理装置において除数の近似逆数テ
ーブルを専有することはハードウェアの無駄を多くする
と云う欠点があった。

本発明の目的は、使用頻度の低い除数を格納するための
近似逆数テーブルと、演算回路への制御信号を格納する
ためのメモリデコーダとを同一の記憶手段に組込み、読
出しアドレスと出力データとを切替えて使用することに
より上記欠点を除去し、ハードウェアを無駄なく構成し
た情報処理装置を提供することにある。

（問題点を解決するための手段） 本発明による情報処理装置は記憶手段と、アドレスセレ
クタ手段と、ゲート回路手段と、データセレクタ手段と
、演算回路とを具備して構成したものである。

記憶手段は、除■命令を実行するための除数の近似逆数
データ、ならびに除算命令を実行制御する制御信号をそ
れぞれ複数語に及び格納するためのものである。

アドレスセレクタ手段は、記憶手段の読出しアドレスを
除算命令の除数、あるいは制御信号を読出すため、マシ
ンサイクルごとに定められたアドレスデータを選択する
ためのものである。

ゲート回路手段は、記憶手段から読出された近似逆数デ
ータを出力するためのものである。

データセレクタ手段は、記憶手段から読出されたデータ
が制御信号であるときには上記データを選択し、記憶手
段から読出されたデータが近似逆数データであるときに
は前もって定められた近似逆数データを選択するための
ものである０ 演算回路は、データセレクタ手段の出力を制御信号とし
、ゲート回路から出力された近似逆数データを使用して
処理を実行するためのものである。

（実施例） 次に、本発明について図面を参照して説明する０ 第１図は、本発明による情報処理装置の一実施例を示す
ブロック図である。第１図において、１０は制御記憶装
置、２０はマイクロ命令レジスタ、２５は演算回路、３
０は近似逆数テーブル／メモリデコーダ、４０はアドレ
スセレクタ、５０はデータセレクタ、６０はゲート回路
である０ 第１図において、制御記憶装置１０、マイクロ命令レジ
スタ２０、ならびに演算回路２５は従来技術におけるも
のと同様なものである。近似係数テーブル／メモリデコ
ーダ３０には除数の近似逆数データと、演算回路２５に
対する複数組の制御信号の一部とが複数語ずつ相互に異
なるアドレスに格納されている。

近似逆数テーブル／メモリデコーダ３０の近似逆数テー
ブル機能、あるいはメモリデコーダ機能の切替えは、マ
イクロ命令レジスタ２０から信号線７８上に送出された
マイクロ命令の指示ｌこ応して、アドレスセレクタ４０
によりて行われる。これζこよって、アドレスセレクタ
４０は演算回路２５から信号線７１上に送出された除数
データを選択するか、あるいはマイクロ命令レジスタ２
０にセットされたマイクロ命令のアドレスフィールドか
ら信号線７２上に送出されたメモリデコーダ機能のアド
レス信号を選択する。選択されたアドレス信号はアドレ
ス信号線７３上に送出され、近似逆数テーブル／メモリ
デコーダ３０にアドレス情報として加えられる。

マイクロ命令レジスタ２０から信号線７８上に送出され
た切替え指示が近似逆数テーブル機能を指示している場
合には、近似逆数テーブル／メモリデコーダ３０から信
号線７６上に読出された出力データは、ゲート回路６０
を介して演算回路２５の近似逆数データとして信号線７
７へ供給されている。

データセレクタ５０によって前もって定められた内容の
制御信号７４が信号線７５に供給される。この制御信号
は、信号線７５を介して演算回路２５へ送出される。

いっぽう、信号線７８上の切替え指示がメモリデコーダ
機能を指示している場合には、信号線７６上の出力デー
タはデータセレクタ５０から信号線７５を介して演算回
路２５に対する制御信号として供給される。

第２図は、第１図に示す実施例の動作例を示すタイムチ
ャートである。第２図において、マシンサイクルｔ０か
らｔ４までの５サイクルのなかで、ｔ、においてはマイ
クロ命令のなかの切替え指示信号（信号線７８）によっ
て近似逆数テーブル機能が指示されている。このとき、
アドレスセレクタ４０は信号線７１上の除数データを選
択し、近似逆数テーブル３０から対応するアドレスに格
納されている近似逆数データが読出され、ゲート回路６
０を介して近似逆数データ（信号線７７）として演算回
路２５に供給されている。いっぽう、制御信号（信号線
７５）はｔＯｓおよびｔ、〜ｔ４では切替え指示（信号
線７８）がメモリデコーダ機能を指示しているため、マ
イクロ命令に含まれたアドレス信号閃によりで指定され
た制御信号により、データ（Ａ）がメモリデコーダ３０
から読出されて演算回路２５へ供給される。ｔ、におい
ては、読出しデータ（Ａ）は制御信号として使用できず
、代りに前もって定められた内容のデータ（Ｂ）が制御
信号として供給される。これによって、演算回路２５か
ら連続的にマシンサイクルごとに制御信号が供給される
。

（発明の効果） 以上説明したように本発明には、使用頻度の低い除数を
格納するための近似逆数テーブルと、演算回路への制御
信号を格納するためのメモリデコーダとを同一の記憶手
段に組込み、読出しアドレスと出力データとを切替えて
使用することにより、異なった２つの機能を同一のハー
ドウェアによって実現できるため、性能の低下を防ぐこ
とができるとともにハードウェア量を削減できると云う
効果がある。

【図面の簡単な説明】

第１図は、本発明による情報処理装置の−実路側を示す
ブロック図である。 第２図は、第１図に示す情報処理装置の動作例を示すタ
イムチャートである。 第３図は、従来技術による情報処理装置の一例を示すブ
ロック図である。 １０・・・制御記憶装置 ２０・・・マイクロ命令レジスタ ２５・・・演算回路 ３０・・・近似逆数テーブル／メモリデコーダ３１・・
・メモリデコーダ ３２・・・近似逆数テーブル ４０．５０・・・セレクタ ６０・・・ゲート回路 特許用願人　　日本電気株式会社 代理人　弁理士　井ノロ　　　壽 第１図 第２図 通イ吐ｔ（侶５電７７）　　　　　口＝＝コＡ’ｌ＃ｅ
　（＃号ｆｉ　り３−ン　　　　　Ａ　　　　　　　Ｂ
　　　　　　　ＡＡ　　　　　　　ＡＡ、７′づ・イク
ノｔ　　　　　　　　　Ｉ　　　　＋！ａ　　　ｌ　　
　　ｔ＋　　　　ｌ　　　　ｔｚ　　　　ｌ　　　　　
ｂ　　　ｌ　　　　　ｔ４１２３図

Claims (1)

【特許請求の範囲】
1. 除算命令を実行するための除数の近似逆数データ、なら
   びに前記除算命令を実行制御する制御信号をそれぞれ複
   数語に及び格納するための記憶手段と、前記記憶手段の
   読出しアドレスを前記除算命令の除数、あるいは前記制
   御信号を読出すため、マシンサイクルごとに定められた
   アドレスデータを選択するためのアドレスセレクタ手段
   と、前記記憶手段から読出された前記近似逆数データを
   出力するためのゲート回路手段と、前記記憶手段から読
   出されたデータが前記制御信号であるときには前記デー
   タを選択し、前記記憶手段から読出されたデータが前記
   近似逆数データであるときには前もって定められた前記
   近似逆数データを選択するためのデータセレクタ手段と
   、前記データセレクタ手段の出力を制御信号とし、前記
   ゲート回路から出力された前記近似逆数データを使用し
   て処理を実行するための演算回路とを具備して構成した
   ことを特徴とする情報処理装置。