JPH02210543A - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JPH02210543A JPH02210543A JP2962389A JP2962389A JPH02210543A JP H02210543 A JPH02210543 A JP H02210543A JP 2962389 A JP2962389 A JP 2962389A JP 2962389 A JP2962389 A JP 2962389A JP H02210543 A JPH02210543 A JP H02210543A
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- 230000002401 inhibitory effect Effects 0.000 abstract 1
- 230000003287 optical effect Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はパリティ付きデータを取り扱うデータ処理装置
に係わり、特にパリティ付きデータのパリティ部の遅延
時間が大きい場合の処理に関する。
に係わり、特にパリティ付きデータのパリティ部の遅延
時間が大きい場合の処理に関する。
一般に演算器により算出されたデータのパリティを作成
する場合に演算器を二重化し、一方の演算器を演算デー
タを得るために使用し、他方の演算器をパリティ作成用
として使用する方法がある。
する場合に演算器を二重化し、一方の演算器を演算デー
タを得るために使用し、他方の演算器をパリティ作成用
として使用する方法がある。
上述した二重化回路により求められたデータとパリティ
を選択回路を通して記憶装置に書き込むように構成され
た回路は、パリティ付きデータを取り扱うデータ処理装
置によく用いられる。
を選択回路を通して記憶装置に書き込むように構成され
た回路は、パリティ付きデータを取り扱うデータ処理装
置によく用いられる。
上述したパリティ付きデータを取り扱うデータ処理装置
における二重化回路によりパリティを作成する場合に、
パリティ付きデータのうちパリティ部はパリティ作成回
路を通した後にデータ部と同じ選択手段を介して選択さ
れるように構成されていたために、データ部に比して遅
延時間が大きくなるという問題があった。
における二重化回路によりパリティを作成する場合に、
パリティ付きデータのうちパリティ部はパリティ作成回
路を通した後にデータ部と同じ選択手段を介して選択さ
れるように構成されていたために、データ部に比して遅
延時間が大きくなるという問題があった。
本発明はこのような事情に鑑みてなされたものであり、
演算器を二重化してパリティを作成する場合に、パリテ
ィ付きデータのうちのパリティ部の遅延時間の短縮を図
ったデータ処理装置を提供することを目的とするもので
ある。
演算器を二重化してパリティを作成する場合に、パリテ
ィ付きデータのうちのパリティ部の遅延時間の短縮を図
ったデータ処理装置を提供することを目的とするもので
ある。
本発明は上記した目的を達成するために、複数個のパリ
ティ付きデータの中から任意のパリティ付きデータを選
択する第１の選択手段と、この第１の選択手段により選
択されたパリティ付きデータを保持する第１の記憶手段
と、パリティ部の遅延時間が大きいパリティ付きデータ
のパリティ部を保持する第２の記憶手段と、第１の記憶
手段に記憶されているパリティ部と第２の記憶手段に記
憶されているパリティ部とを切り替えて選択的に出力す
る第２の選択手段と、パリティ部の遅延時間が大きいパ
リティ付きデータが第１の選択手段により選択されかつ
第１の記憶手段に書き込まれた場合に、第２の選択手段
が第２の記憶手段に記憶されているパリティ部を選択す
るように指示する制御部とを有することを特徴とするも
のである。
ティ付きデータの中から任意のパリティ付きデータを選
択する第１の選択手段と、この第１の選択手段により選
択されたパリティ付きデータを保持する第１の記憶手段
と、パリティ部の遅延時間が大きいパリティ付きデータ
のパリティ部を保持する第２の記憶手段と、第１の記憶
手段に記憶されているパリティ部と第２の記憶手段に記
憶されているパリティ部とを切り替えて選択的に出力す
る第２の選択手段と、パリティ部の遅延時間が大きいパ
リティ付きデータが第１の選択手段により選択されかつ
第１の記憶手段に書き込まれた場合に、第２の選択手段
が第２の記憶手段に記憶されているパリティ部を選択す
るように指示する制御部とを有することを特徴とするも
のである。
本発明によれば、パリティ付きデータのうち遅延時間の
大きいパリティ部については任意のパリティ付きデータ
のうちのいずれかを選択する選択手段を通さないように
構成されているので、演算器を二重化してパリティを作
成する場合にパリティ部の遅延時間を短縮することがで
きる。
大きいパリティ部については任意のパリティ付きデータ
のうちのいずれかを選択する選択手段を通さないように
構成されているので、演算器を二重化してパリティを作
成する場合にパリティ部の遅延時間を短縮することがで
きる。
以下、本発明の実施例を図面を参照して説明する。
第１図には本発明に係わるデータ処理装置の一実施例の
構成が示されている。本実施例では８ビツトのデータ部
に１ビツトのパリティ部を加えた９ビツトのデータを扱
うものとする。同図において、データ処理装置は任意の
パリティ付きデータのうちのいずれかを選択するセレク
ト信号１００をデコードするデコーダ１０と、デコーダ
１０によりデコードされた情報に基づいて特定のパリテ
ィ付きデータを選択するセレクタ１２と、データＯＰＩ
、ＯＦ２を演算する演算器１４．１６と、演算器１６の
演算出力に基づいてパリティを作成するパリティ作成回
路１８と、セレクタ１２により選択されたパリティ付き
データのデータ部を保持するレジスタ２０と、そのパリ
ティ付きデータのうちのパリティ部を保持するレジスタ
２２と、パリティ作成回路１８により作成されたパリテ
ィを保持するレジスタ２４と、セレクタ１２が演算器１
４より出力されるデータＡＬＵ （０〜７）を選択しか
つセット信号１０２によりセット指示が出されている場
合に論理“１”がセットされるレジスタ２６と、レジス
タ２６の出力に基づいてレジスタ２２またはレジスタ２
４のいずれかのパリティを選択するセレクタ２８と、ア
ンドゲート３０、インバータ３２とを有している。
構成が示されている。本実施例では８ビツトのデータ部
に１ビツトのパリティ部を加えた９ビツトのデータを扱
うものとする。同図において、データ処理装置は任意の
パリティ付きデータのうちのいずれかを選択するセレク
ト信号１００をデコードするデコーダ１０と、デコーダ
１０によりデコードされた情報に基づいて特定のパリテ
ィ付きデータを選択するセレクタ１２と、データＯＰＩ
、ＯＦ２を演算する演算器１４．１６と、演算器１６の
演算出力に基づいてパリティを作成するパリティ作成回
路１８と、セレクタ１２により選択されたパリティ付き
データのデータ部を保持するレジスタ２０と、そのパリ
ティ付きデータのうちのパリティ部を保持するレジスタ
２２と、パリティ作成回路１８により作成されたパリテ
ィを保持するレジスタ２４と、セレクタ１２が演算器１
４より出力されるデータＡＬＵ （０〜７）を選択しか
つセット信号１０２によりセット指示が出されている場
合に論理“１”がセットされるレジスタ２６と、レジス
タ２６の出力に基づいてレジスタ２２またはレジスタ２
４のいずれかのパリティを選択するセレクタ２８と、ア
ンドゲート３０、インバータ３２とを有している。
セレクタ１２はデコーダ１０によりセレクト信号１００
がデコードされた結果に基づいてデータＡ（０〜８、Ｐ
） 、Ｂ （０〜８、Ｐ） 、Ｃ（０〜８、Ｐ）、・・
・・・・Ｘ（０〜８、Ｐ）、のいずれかまたはデータＡ
ＬＵ （０〜７）の一方を選択する。
がデコードされた結果に基づいてデータＡ（０〜８、Ｐ
） 、Ｂ （０〜８、Ｐ） 、Ｃ（０〜８、Ｐ）、・・
・・・・Ｘ（０〜８、Ｐ）、のいずれかまたはデータＡ
ＬＵ （０〜７）の一方を選択する。
ここでデータＡＬＵ （０〜７）はデータ○Ｐ１、ＯＦ
２を演算器１４により演算した結果である。
２を演算器１４により演算した結果である。
またセレクタ１２から出力されるパリティ付きデータは
セット信号１０２がセット指示を出している時にはその
データ部がレジスタ２０に、パリティ部がレジスタ２２
に書き込まれるようになっている。演算器１６は演算器
１４を二重化したものであり、演算器１６の演算出力に
基づいてパリティを作成する。
セット信号１０２がセット指示を出している時にはその
データ部がレジスタ２０に、パリティ部がレジスタ２２
に書き込まれるようになっている。演算器１６は演算器
１４を二重化したものであり、演算器１６の演算出力に
基づいてパリティを作成する。
更にレジスタ２４には、セット信号１０２によりセット
指示が出されている時にパリティ作成回路１８により作
成された新たなパリティがセットされ、それ以外の時に
は前回作成されたパ゛リテイが保持される。
指示が出されている時にパリティ作成回路１８により作
成された新たなパリティがセットされ、それ以外の時に
は前回作成されたパ゛リテイが保持される。
上記の構成においてセレクト信号１００がデータＡＬＵ
（０〜７）の選択を指示し、かつセット信号１０２が
セット指示を出していた場合のデータ処理装置の動作に
ついて説明する。
（０〜７）の選択を指示し、かつセット信号１０２が
セット指示を出していた場合のデータ処理装置の動作に
ついて説明する。
さてセレクト信号１００がデータＡＬＵ （０〜７）の
選択を指示すると、セレクタ１２はデコーダ１０の出力
を受けて演算器１４から出力されるデータＡＬＵ （０
〜７）を選択し、この選択されたデータＡＬＵ （０〜
７）はレジスタ２０にセットされ、レジスタ２０の内容
は出力端子０ＵＴ（０〜８）に出力される。これと同時
に演算器１４．１６により得られた演算結果ＡＬＵ （
０〜７）に対するパリティがパリティ作成回路１８によ
り作成され、レジスタ２４にセットされる。この時にセ
レクト信号１００がデータＡＬＵ （０〜７）の選択を
指示し、かつセット信号１０２がセット指示を出してい
るのでレジスタ２６には論理゛１”のデータがセットさ
れる。
選択を指示すると、セレクタ１２はデコーダ１０の出力
を受けて演算器１４から出力されるデータＡＬＵ （０
〜７）を選択し、この選択されたデータＡＬＵ （０〜
７）はレジスタ２０にセットされ、レジスタ２０の内容
は出力端子０ＵＴ（０〜８）に出力される。これと同時
に演算器１４．１６により得られた演算結果ＡＬＵ （
０〜７）に対するパリティがパリティ作成回路１８によ
り作成され、レジスタ２４にセットされる。この時にセ
レクト信号１００がデータＡＬＵ （０〜７）の選択を
指示し、かつセット信号１０２がセット指示を出してい
るのでレジスタ２６には論理゛１”のデータがセットさ
れる。
一方、セレクタ２８はレジスタ２６に論理“１″がセッ
トされているので、レジスタ２２、レジスタ２４に書き
込まれているパリティのうちレジスタ２４に書き込まれ
ているパリティを選択し、出力端子ＯＵＴ （Ｐ）に出
力する。
トされているので、レジスタ２２、レジスタ２４に書き
込まれているパリティのうちレジスタ２４に書き込まれ
ているパリティを選択し、出力端子ＯＵＴ （Ｐ）に出
力する。
従って本実施例によれば、セレクタ１２を逆さずに遅延
時間の大きいパリティ部のデータを直接レジスタ２４に
書き込むことができ、パリティ部のデータ処理上の遅延
時間を短縮することができる。
時間の大きいパリティ部のデータを直接レジスタ２４に
書き込むことができ、パリティ部のデータ処理上の遅延
時間を短縮することができる。
以上説明したように本発明では、パリティ付きデータの
うち遅延時間の大きいパリティ部については任意のパリ
ティ付きデータのうちのいずれかを選択する選択手段を
通さないように構成したので、演算器を二重化してパリ
ティを作成する場合に遅延時間の大きいパリティ部の遅
延時間を短縮することができる。
うち遅延時間の大きいパリティ部については任意のパリ
ティ付きデータのうちのいずれかを選択する選択手段を
通さないように構成したので、演算器を二重化してパリ
ティを作成する場合に遅延時間の大きいパリティ部の遅
延時間を短縮することができる。
第１図は本発明に係わるデータ処理装置の一実施例の構
成を示すブロック図である。 １０・・・・・・デコーダ、１２．２８・・・用セレク
タ、１４．１６・・・・・・演算器、 １８・・・・・・パリティ作成回路、 ２０．２２．２４．２６・旧・・レジスタ。
成を示すブロック図である。 １０・・・・・・デコーダ、１２．２８・・・用セレク
タ、１４．１６・・・・・・演算器、 １８・・・・・・パリティ作成回路、 ２０．２２．２４．２６・旧・・レジスタ。
Claims (1)
- 【特許請求の範囲】 複数個のパリティ付きデータの中から任意のパリティ付
きデータを選択する第１の選択手段と、この第１の選択
手段により選択されたパリティ付きデータを保持する第
１の記憶手段と、 パリティ部の遅延時間が大きいパリティ付きデータのパ
リティ部を保持する第２の記憶手段と、前記第１の記憶
手段に記憶されているパリティ部と第２の記憶手段に記
憶されているパリティ部とを切り替えて選択的に出力す
る第２の選択手段と、 前記パリティ部の遅延時間が大きいパリティ付きデータ
が第１の選択手段により選択されかつ第１の記憶手段に
書き込まれた場合に第２の選択手段が第２の記憶手段に
記憶されているパリティ部を選択するように指示する制
御部 とを有することを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2962389A JPH02210543A (ja) | 1989-02-10 | 1989-02-10 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2962389A JPH02210543A (ja) | 1989-02-10 | 1989-02-10 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02210543A true JPH02210543A (ja) | 1990-08-21 |
Family
ID=12281213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2962389A Pending JPH02210543A (ja) | 1989-02-10 | 1989-02-10 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02210543A (ja) |
-
1989
- 1989-02-10 JP JP2962389A patent/JPH02210543A/ja active Pending
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