JPS6232646A - ゲ−トタ−ンオフサイリスタの製造方法 - Google Patents
ゲ−トタ−ンオフサイリスタの製造方法Info
- Publication number
- JPS6232646A JPS6232646A JP60172622A JP17262285A JPS6232646A JP S6232646 A JPS6232646 A JP S6232646A JP 60172622 A JP60172622 A JP 60172622A JP 17262285 A JP17262285 A JP 17262285A JP S6232646 A JPS6232646 A JP S6232646A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- type
- oxide film
- diffused
- selectively
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/60—Gate-turn-off devices
Landscapes
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はゲートターンオフサイリスタ（以下ＧＴＤと
呼ぶ）の製造方法に関するものである。
呼ぶ）の製造方法に関するものである。
第１図は従来例としての特開昭５９−９９８８号に示さ
れたＧＴＯの断面を表わし、半導体基板上で島状に多数
並列配置される中での、一つのｒｌエミッタ層に対応す
る１セグメント分の部分斜視図である。
れたＧＴＯの断面を表わし、半導体基板上で島状に多数
並列配置される中での、一つのｒｌエミッタ層に対応す
る１セグメント分の部分斜視図である。
すなわち、この第１図従来例において、符号１はｎ形ベ
ース（ｎ ）層、２はｐ形ベース（ｐ ）層、３８
Ｂ は前記１８層１のＰ−２とは反対側の主表面に選択的に
形成されたｎ＋形形成散層４はこのｎ＋形拡散層側に並
んで形成されたｐ形エミッタ（ｐ ）層、５は前記２層
２の主表面上にあって、島状に多数並列配置されるよう
にして選択的に形成されたｎ形エミッタ（ｎ ）層、６
はこの１層５と２層２との接合Ｅ ＥＥ を電気的に保護する酸化膜であり、また７、８および９
はそれぞれに前記” Ｅ Ｈ５＋ Ｐ ｓ層２およびＩ
’ Ｅ Ｒ’に、オーミック接触によって形成されたカ
ソード電極、ゲート電極およびアノード電極である。
ース（ｎ ）層、２はｐ形ベース（ｐ ）層、３８
Ｂ は前記１８層１のＰ−２とは反対側の主表面に選択的に
形成されたｎ＋形形成散層４はこのｎ＋形拡散層側に並
んで形成されたｐ形エミッタ（ｐ ）層、５は前記２層
２の主表面上にあって、島状に多数並列配置されるよう
にして選択的に形成されたｎ形エミッタ（ｎ ）層、６
はこの１層５と２層２との接合Ｅ ＥＥ を電気的に保護する酸化膜であり、また７、８および９
はそれぞれに前記” Ｅ Ｈ５＋ Ｐ ｓ層２およびＩ
’ Ｅ Ｒ’に、オーミック接触によって形成されたカ
ソード電極、ゲート電極およびアノード電極である。
従来例によるＧＴＯは以北のように構成されておリ、次
のように動作される。すなわち。
のように動作される。すなわち。
まずオフ状態からオン状態にさせるのには、１８層５と
２層２とのｐｎ接合を順／丸イアスさせることにより、
ｐ−２から１８層５に正孔の注入を生じさせ、かつこの
１層５からは電子を注入させ、このトランジスタ作用に
よって、ｎ−５からＰｓ層２を経て、１層１に供給され
る過剰電子を生じ、これを中性化するため同量の正孔が
ｐ−４から注入されると共に、過剰正孔が２層２に供給
されて、相互のベース層に電流を供給し合うため、２８
層２へのゲート回路を開放してもオン状態が引き続いて
維持される。
２層２とのｐｎ接合を順／丸イアスさせることにより、
ｐ−２から１８層５に正孔の注入を生じさせ、かつこの
１層５からは電子を注入させ、このトランジスタ作用に
よって、ｎ−５からＰｓ層２を経て、１層１に供給され
る過剰電子を生じ、これを中性化するため同量の正孔が
ｐ−４から注入されると共に、過剰正孔が２層２に供給
されて、相互のベース層に電流を供給し合うため、２８
層２へのゲート回路を開放してもオン状態が引き続いて
維持される。
またオン状態からオフ状態にさせるのには、ゲート°徴
極８に負電圧を加え、ｎ−１からｌ” Ｅ ′！ｉ′：
５ ’こ流れる正孔を、ｐ−２の通過時にゲート電極８
１こ近い部分を通過するものから順次に弓１き出し、ｎ
５層５の中心部に絞り込むことによって、ｎ−５カーら
２層２への電子の注入を阻止してターンオフさ日 せるのである。
極８に負電圧を加え、ｎ−１からｌ” Ｅ ′！ｉ′：
５ ’こ流れる正孔を、ｐ−２の通過時にゲート電極８
１こ近い部分を通過するものから順次に弓１き出し、ｎ
５層５の中心部に絞り込むことによって、ｎ−５カーら
２層２への電子の注入を阻止してターンオフさ日 せるのである。
こ−で前記従来例構成でのＧＴＯの場合、ターンオフ特
性は、ゲー）７１流により２層２中の正孔を如何に効率
良く排除するかによって決まり、特に２層２の横方向抵
抗に強く依存し、この横力向抵抗は２層２中の電流路の
距離とｐ−２の不純物濃度とに依存する。
性は、ゲー）７１流により２層２中の正孔を如何に効率
良く排除するかによって決まり、特に２層２の横方向抵
抗に強く依存し、この横力向抵抗は２層２中の電流路の
距離とｐ−２の不純物濃度とに依存する。
偽って、一方では２層２を所定の不純物濃度で拡散させ
ることが、この種のＧＴＯの製造追上重要となり、そし
てまた他方では、ＧＴＯの電流容量が大きくなるに伴な
い、半導体基板もまた益々大口径化される傾向にあって
、この場合、ゲート信号は、ゲート電極８に接触されて
いるゲートリード線から供給されているが、このゲート
電極８と多数並設された１層５との間隔が離れて、その
電位差が大きくなるために、ゲートリード線の接点部に
近い１層５からターンオフ状態になることが推定され、
陽極電流がオフ状態に至らないｎ−５に集中されること
から、この電流集中によって付近に破壊を生ずる惧れが
あり、この対策として、ゲート電極８の下の２層２に高
不純物濃度のρ形層を形成することが考慮されている。
ることが、この種のＧＴＯの製造追上重要となり、そし
てまた他方では、ＧＴＯの電流容量が大きくなるに伴な
い、半導体基板もまた益々大口径化される傾向にあって
、この場合、ゲート信号は、ゲート電極８に接触されて
いるゲートリード線から供給されているが、このゲート
電極８と多数並設された１層５との間隔が離れて、その
電位差が大きくなるために、ゲートリード線の接点部に
近い１層５からターンオフ状態になることが推定され、
陽極電流がオフ状態に至らないｎ−５に集中されること
から、この電流集中によって付近に破壊を生ずる惧れが
あり、この対策として、ゲート電極８の下の２層２に高
不純物濃度のρ形層を形成することが考慮されている。
この発明は従来のこのような実情に鑑み、ｐ層トにｐ形
高不純物濃度層を形成するためのＧＴＯの簡略化された
製造方法を提供することを目的としている。
高不純物濃度層を形成するためのＧＴＯの簡略化された
製造方法を提供することを目的としている。
この発明に係るＧＴＯの製造方法は、２層上の高不純物
濃度のｐ形層とｐ−とを、同時に拡散形成させるように
したものである。
濃度のｐ形層とｐ−とを、同時に拡散形成させるように
したものである。
従ってこの発明方法においては、Ｐｓ層上の高不純物濃
度のｐ形層と９層とを、同時に拡散形成させることによ
って、製造工程の簡略化を図り得るのである。
度のｐ形層と９層とを、同時に拡散形成させることによ
って、製造工程の簡略化を図り得るのである。
以下この発明に係るＧＴＯの製造方法の一実施例につき
、第１図（ａ）ないしくｅ）を参照して詳細に説明する
。
、第１図（ａ）ないしくｅ）を参照して詳細に説明する
。
第１図はこの実施例を適用したＧＴＯの製造方法を工程
順に示すそれぞれ断面図である。
順に示すそれぞれ断面図である。
この実施例方法においては、まず第１図（ａ）のように
、比抵抗が約１２０Ω−ｃｍのｎ形シリコン半導体基板
１１を用い、この半導体基板１１の両主面に熱酸化法に
よって酸化膜１６を形成した上で、これらの両主面に、
表面濃度が１〜２ Ｘｌ０１８／ｃｒｎ’程度になるよ
うにガリウムを拡散して２８層１２を形成させ、かつ同
図（ｂ）の通り、２８層１２とは反対面のガリウム拡散
層を研摩して除去した後、同部分に再度酸化１１１１Ｂ
を形成し、かつその一部を写真製版により選択的に除去
した上で、両生面全体、あるいは除去部分に、表面濃度
が２〜５ ＸＩＯ２０／ｃｍ″程度になるようにリンを
選択的に拡散して、島状に多数並設配置される１層１５
．およびｎ１層１３を形成させる。
、比抵抗が約１２０Ω−ｃｍのｎ形シリコン半導体基板
１１を用い、この半導体基板１１の両主面に熱酸化法に
よって酸化膜１６を形成した上で、これらの両主面に、
表面濃度が１〜２ Ｘｌ０１８／ｃｒｎ’程度になるよ
うにガリウムを拡散して２８層１２を形成させ、かつ同
図（ｂ）の通り、２８層１２とは反対面のガリウム拡散
層を研摩して除去した後、同部分に再度酸化１１１１Ｂ
を形成し、かつその一部を写真製版により選択的に除去
した上で、両生面全体、あるいは除去部分に、表面濃度
が２〜５ ＸＩＯ２０／ｃｍ″程度になるようにリンを
選択的に拡散して、島状に多数並設配置される１層１５
．およびｎ１層１３を形成させる。
ついで同図（Ｃ）に示すように、あらためて酸化膜！６
を形成させ、かつその一部を写真製版により選択的に除
去した上で、残された酸化膜１６をマスクにして、２層
１２を約３０用ｍ程度選択的にエッチング除去して、ｎ
ＥＪｉ１５との間に所定の段差構造を附与し、また同図
（ｄ）に示す通り、ｎ５層１５のドライブ拡散を兼ねて
酸化膜１６を形成した後９表面濃度が１〜５ Ｘ １０
１８／ａｍ’程度になるように、ガリウムを拡散させて
、一方にあっては２層１４を、他方におっては２層１２
上にｐ形高不純物濃度層２０を七れぞれ同時に形成させ
、さらに同図（ｅ）に示す通り、１層１５と２層１２の
接合部の酸化膜１６部分を写Ｂ 真製版により選択的に除去し、最後にｎ層１５上にカソ
ード電極１７，２層１２上の高不純物濃度層（ｎ形層）
２０上にゲート電極１８．および２層１４上にアノ−ド
電極１９を、それぞれ選択的にアルミニウム蒸着させ、
オーミック接触をとって完成するのである。
を形成させ、かつその一部を写真製版により選択的に除
去した上で、残された酸化膜１６をマスクにして、２層
１２を約３０用ｍ程度選択的にエッチング除去して、ｎ
ＥＪｉ１５との間に所定の段差構造を附与し、また同図
（ｄ）に示す通り、ｎ５層１５のドライブ拡散を兼ねて
酸化膜１６を形成した後９表面濃度が１〜５ Ｘ １０
１８／ａｍ’程度になるように、ガリウムを拡散させて
、一方にあっては２層１４を、他方におっては２層１２
上にｐ形高不純物濃度層２０を七れぞれ同時に形成させ
、さらに同図（ｅ）に示す通り、１層１５と２層１２の
接合部の酸化膜１６部分を写Ｂ 真製版により選択的に除去し、最後にｎ層１５上にカソ
ード電極１７，２層１２上の高不純物濃度層（ｎ形層）
２０上にゲート電極１８．および２層１４上にアノ−ド
電極１９を、それぞれ選択的にアルミニウム蒸着させ、
オーミック接触をとって完成するのである。
こ＼で前記製造工程において、シリコンエツチングされ
る２層１２の表面濃度は、５Ｘ １０１７／ａｍ″程度
まで下っているので、ｐ形不純物を拡散して表面濃度を
高くする効果が大きく、またこ−では１層１５とｎ＋層
１３の高濃度拡散層をマスクにしてガリウムを拡散する
ようにしているが、酸化膜１８の一部分を写真製版によ
り選択的に除去した上で、高濃度のｐ形不純物を拡散す
ることもでき、さらには１層１５のドライブ拡散後に、
２層１２の横方向抵Ｅ Ｂ 抗を評価し、２層１２上のｐ形高不純物濃度層２０を形
成する時に、ｎＥＦｌｓの押し込み拡散をなすことも可
能である。
る２層１２の表面濃度は、５Ｘ １０１７／ａｍ″程度
まで下っているので、ｐ形不純物を拡散して表面濃度を
高くする効果が大きく、またこ−では１層１５とｎ＋層
１３の高濃度拡散層をマスクにしてガリウムを拡散する
ようにしているが、酸化膜１８の一部分を写真製版によ
り選択的に除去した上で、高濃度のｐ形不純物を拡散す
ることもでき、さらには１層１５のドライブ拡散後に、
２層１２の横方向抵Ｅ Ｂ 抗を評価し、２層１２上のｐ形高不純物濃度層２０を形
成する時に、ｎＥＦｌｓの押し込み拡散をなすことも可
能である。
なお、前記実施例においては、拡散構造がアノード短絡
されたＧＴＯについて述べたが、２層１４が全面に拡散
されているアノード阻旧構造のＧＴＯについても同様に
適用できることは勿論である。
されたＧＴＯについて述べたが、２層１４が全面に拡散
されているアノード阻旧構造のＧＴＯについても同様に
適用できることは勿論である。
以上詳述したようにこの発明方法によれば、半導体基板
の両生面側からｐ形不純物を選択的に拡散させて、ｐ層
上の高不純物濃度のｐ形層とｐ層Ｂ
Ｅとを同時に形成させるようにしたから
、この種のＧＴＯのターンオフ特性を向上させ得ると共
に、その製造工程を簡略化できるなどの優れた特長を有
するものである。
の両生面側からｐ形不純物を選択的に拡散させて、ｐ層
上の高不純物濃度のｐ形層とｐ層Ｂ
Ｅとを同時に形成させるようにしたから
、この種のＧＴＯのターンオフ特性を向上させ得ると共
に、その製造工程を簡略化できるなどの優れた特長を有
するものである。
第１図（ａ）ないしくｅ）はこの発明に係るＧＴＯの製
造方法の一実施例を工程順に示すそれぞれ断面図であり
、また第２図は従来例によるＧＴＯの部分断面斜視図で
ある。 １１・・・・ｎ形ベース層（１層）、１２・・・・ｐ形
ベースＭ（ｐ層）、１３・・・・ｎ＋暦、１４・・・・
ｐ形エミッタ層（ｐ Ｆ！Ｆ） 、１５・・” ｎ形エ
ミッタ層（１層）、１６Ｅ
Ｅ ・・・・酸化膜、１７・・・・カソード電極、１８・・
・・ゲート電極、１９・・・・アノード電極、２０・・
・・ｐ形高不純物濃度層。 代理人 大 岩 増 雄 第１図 第１図 第２図 手続補正書（自発） 昭和 年 月 日 持許庁長宮殿 １、事件の表示 特願昭 ６０−１７２６２２号２
、発明の名称 ゲートターンオフサイリスタの製造方法３、補正をする
者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社代表者 志 岐
守 哉 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号５
、補正の対象 と補正する。 以 上
造方法の一実施例を工程順に示すそれぞれ断面図であり
、また第２図は従来例によるＧＴＯの部分断面斜視図で
ある。 １１・・・・ｎ形ベース層（１層）、１２・・・・ｐ形
ベースＭ（ｐ層）、１３・・・・ｎ＋暦、１４・・・・
ｐ形エミッタ層（ｐ Ｆ！Ｆ） 、１５・・” ｎ形エ
ミッタ層（１層）、１６Ｅ
Ｅ ・・・・酸化膜、１７・・・・カソード電極、１８・・
・・ゲート電極、１９・・・・アノード電極、２０・・
・・ｐ形高不純物濃度層。 代理人 大 岩 増 雄 第１図 第１図 第２図 手続補正書（自発） 昭和 年 月 日 持許庁長宮殿 １、事件の表示 特願昭 ６０−１７２６２２号２
、発明の名称 ゲートターンオフサイリスタの製造方法３、補正をする
者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社代表者 志 岐
守 哉 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号５
、補正の対象 と補正する。 以 上
Claims (1)
- ｐ形エミッタ層と、ｎ形ベース層と、ｐ形ベース層と、
島状に多数並設されるｎ形エミッタ層とを、それぞれ順
次に隣接して形成させた４層構造を有し、ｐ形エミッタ
層上にアノード電極を、ｐ形ベース層上にゲート電極を
、ｎ形エミッタ層上にカソード電極をそれぞれに形成さ
せたゲートターンオフサイリスタにおいて、一方の主表
面であるｐ形ベース層の表面が掘り下げて、ゲート電極
とカソード電極とを段差構造になすと共に、この掘り下
げたｐ形ベース層上の高不純物濃度のｐ形層と、他方の
主表面であるｐ形エミッタ層とを、同時に拡散形成した
ことを特徴とするゲートターンオフサイリスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60172622A JPS6232646A (ja) | 1985-08-05 | 1985-08-05 | ゲ−トタ−ンオフサイリスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60172622A JPS6232646A (ja) | 1985-08-05 | 1985-08-05 | ゲ−トタ−ンオフサイリスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6232646A true JPS6232646A (ja) | 1987-02-12 |
Family
ID=15945287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60172622A Pending JPS6232646A (ja) | 1985-08-05 | 1985-08-05 | ゲ−トタ−ンオフサイリスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6232646A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62179153A (ja) * | 1986-01-31 | 1987-08-06 | Internatl Rectifier Corp Japan Ltd | サイリスタの製造方法 |
| JPH02197169A (ja) * | 1989-01-26 | 1990-08-03 | Nippon Inter Electronics Corp | ゲートターンオフサイリスタの製造方法 |
| US5248622A (en) * | 1988-10-04 | 1993-09-28 | Kabushiki Kashiba Toshiba | Finely controlled semiconductor device and method of manufacturing the same |
| US5360746A (en) * | 1992-03-30 | 1994-11-01 | Mitsubishi Denki Kabushiki Kaisha | Method of fabricating a semiconductor device |
| EP0820094A3 (en) * | 1988-07-18 | 1998-03-11 | General Instrument Corporation Of Delaware | Passivated P-N junction in mesa semiconductor structure |
| US6175746B1 (en) | 1996-04-08 | 2001-01-16 | Matsushita Electric Industrial Co., Ltd. | Multiband mobile unit communication apparatus |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57201078A (en) * | 1981-06-05 | 1982-12-09 | Hitachi Ltd | Semiconductor and its manufacture |
| JPS5989460A (ja) * | 1982-11-15 | 1984-05-23 | Toshiba Corp | サイリスタの製造方法 |
-
1985
- 1985-08-05 JP JP60172622A patent/JPS6232646A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57201078A (en) * | 1981-06-05 | 1982-12-09 | Hitachi Ltd | Semiconductor and its manufacture |
| JPS5989460A (ja) * | 1982-11-15 | 1984-05-23 | Toshiba Corp | サイリスタの製造方法 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62179153A (ja) * | 1986-01-31 | 1987-08-06 | Internatl Rectifier Corp Japan Ltd | サイリスタの製造方法 |
| EP0820094A3 (en) * | 1988-07-18 | 1998-03-11 | General Instrument Corporation Of Delaware | Passivated P-N junction in mesa semiconductor structure |
| US5248622A (en) * | 1988-10-04 | 1993-09-28 | Kabushiki Kashiba Toshiba | Finely controlled semiconductor device and method of manufacturing the same |
| JPH02197169A (ja) * | 1989-01-26 | 1990-08-03 | Nippon Inter Electronics Corp | ゲートターンオフサイリスタの製造方法 |
| US5360746A (en) * | 1992-03-30 | 1994-11-01 | Mitsubishi Denki Kabushiki Kaisha | Method of fabricating a semiconductor device |
| US6175746B1 (en) | 1996-04-08 | 2001-01-16 | Matsushita Electric Industrial Co., Ltd. | Multiband mobile unit communication apparatus |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5286655A (en) | Method of manufacturing a semiconductor device of an anode short circuit structure | |
| JPS6145396B2 (ja) | ||
| TWI284917B (en) | Circuit array substrate and method of manufacturing the same | |
| US5436171A (en) | Photodiode array device and method for producing same | |
| JP2950025B2 (ja) | 絶縁ゲート型バイポーラトランジスタ | |
| JPS6232646A (ja) | ゲ−トタ−ンオフサイリスタの製造方法 | |
| US3914781A (en) | Gate controlled rectifier | |
| JPS5912026B2 (ja) | サイリスタ | |
| JPH0737895A (ja) | 半導体装置およびその製造方法 | |
| JPH07235660A (ja) | サイリスタの製造方法 | |
| JP2510972B2 (ja) | 双方向サイリスタ | |
| JPS6245710B2 (ja) | ||
| JPS599968A (ja) | ゲ−トタ−ンオフサイリスタ | |
| JPH05315603A (ja) | フォト・トライアック | |
| JPH02256287A (ja) | 半導体発光装置およびその使用方法 | |
| JPH02197169A (ja) | ゲートターンオフサイリスタの製造方法 | |
| JPS63211760A (ja) | 半導体装置とその製造方法 | |
| JP2750037B2 (ja) | 半導体装置 | |
| JPS61263150A (ja) | 半導体装置の製造方法 | |
| JPS6128224B2 (ja) | ||
| JPH0526771Y2 (ja) | ||
| JPS61287269A (ja) | 半導体素子 | |
| JP2022143051A5 (ja) | ||
| JPH0246736A (ja) | バイポーラ形薄膜半導体装置 | |
| JPH0345549B2 (ja) |