JPS6233406Y2 - - Google Patents
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- JPS6233406Y2 JPS6233406Y2 JP17000680U JP17000680U JPS6233406Y2 JP S6233406 Y2 JPS6233406 Y2 JP S6233406Y2 JP 17000680 U JP17000680 U JP 17000680U JP 17000680 U JP17000680 U JP 17000680U JP S6233406 Y2 JPS6233406 Y2 JP S6233406Y2
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- JP
- Japan
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- circuit
- output
- emitter
- transistor
- impedance conversion
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Links
- 238000006243 chemical reaction Methods 0.000 claims description 17
- 239000003990 capacitor Substances 0.000 claims description 12
- 230000005540 biological transmission Effects 0.000 claims description 3
- 238000000034 method Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 8
- 230000003321 amplification Effects 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
Landscapes
- Noise Elimination (AREA)
- Circuits Of Receivers In General (AREA)
- Signal Processing Not Specific To The Method Of Recording And Reproducing (AREA)
Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案は回路間のアイソレータ回路に関し、特
に各回路が個別にアースされた回路システムにお
けるアイソレータ回路に関するものである。
に各回路が個別にアースされた回路システムにお
けるアイソレータ回路に関するものである。
例えば車載用音響機器においては、カセツトデ
ツキやチユーナ等の信号源とこの信号源からの出
力を増幅するアンプとが個別に設置されて所謂コ
ンポーネントカーステレオシステムとされること
が多い。従つて、これら各コンポーネント間を接
続するアース系、例えば自動車ボデイーにインピ
ーダンスが存在すると、そこに自動車から発生す
るオルタネータノイズ、イグニツシヨンノイズ、
ホーンノイズ等の各種のノイズ電流が流れて、ア
ンプ入力に信号とともにこのノイズ成分が重畳さ
れて印加されて雑音発生原因となつている。
ツキやチユーナ等の信号源とこの信号源からの出
力を増幅するアンプとが個別に設置されて所謂コ
ンポーネントカーステレオシステムとされること
が多い。従つて、これら各コンポーネント間を接
続するアース系、例えば自動車ボデイーにインピ
ーダンスが存在すると、そこに自動車から発生す
るオルタネータノイズ、イグニツシヨンノイズ、
ホーンノイズ等の各種のノイズ電流が流れて、ア
ンプ入力に信号とともにこのノイズ成分が重畳さ
れて印加されて雑音発生原因となつている。
かかるアース回路に発生するノイズ電流による
雑音発生を防止すべく、ライントランスやフオト
カツプラ等を用いて各コンポーネント間のアース
を分離する方法があるが、ライントランスにおい
ては重畳やコストの点で問題があり、フオトカプ
ラにおいては、それ自信で雑音を拾つて出力する
欠点がある。
雑音発生を防止すべく、ライントランスやフオト
カツプラ等を用いて各コンポーネント間のアース
を分離する方法があるが、ライントランスにおい
ては重畳やコストの点で問題があり、フオトカプ
ラにおいては、それ自信で雑音を拾つて出力する
欠点がある。
従つて、第1図に示す如きアイソレータ回路を
用いてノイズを除去する方法が採用されている。
用いてノイズを除去する方法が採用されている。
即ち、チユーナやデツキ等の信号源回路1とア
ンプ2との間に差動アンプ3を設けたものであ
り、信号源回路1の出力端を差動アンプ3の正相
入力に、信号源回路1のアース端を差動アンプ3
の逆相入力に夫々接続し、この差動アンプ3の出
力端及びコモン端(アース端)を夫々アンプ2の
入力及びアース端に接続するようにしたものであ
る。尚、4はスピーカであり、+Bはカーバツテ
リを示している。
ンプ2との間に差動アンプ3を設けたものであ
り、信号源回路1の出力端を差動アンプ3の正相
入力に、信号源回路1のアース端を差動アンプ3
の逆相入力に夫々接続し、この差動アンプ3の出
力端及びコモン端(アース端)を夫々アンプ2の
入力及びアース端に接続するようにしたものであ
る。尚、4はスピーカであり、+Bはカーバツテ
リを示している。
こうすることにより、出力側のアンプ2のアー
ス端と入力側の信号源1のアース端との間に雑音
電圧eNがあつた場合、差動アンプ3の正相入力
電圧はeS+eN(eSは信号電圧)となり、逆相
入力電圧はeNとなるから、当該差動アンプ3の
利得をAとすれば、差動アンプ出力eO即ち出力
アンプの入力は、 eO=A(eS+eN−eN)=AeS …(1) となる。よつて、アース間に存在する雑音電圧は
除去されることになる。
ス端と入力側の信号源1のアース端との間に雑音
電圧eNがあつた場合、差動アンプ3の正相入力
電圧はeS+eN(eSは信号電圧)となり、逆相
入力電圧はeNとなるから、当該差動アンプ3の
利得をAとすれば、差動アンプ出力eO即ち出力
アンプの入力は、 eO=A(eS+eN−eN)=AeS …(1) となる。よつて、アース間に存在する雑音電圧は
除去されることになる。
しかしながら、差動アンプ3におけるCMRR
(同相成分除去比)は略50dB〜60dBが限度である
から、差動入力に同相で印加される雑音成分eN
の完全な除去は不可能であり、また回路素子数も
多くなつてコスト高となるものである。
(同相成分除去比)は略50dB〜60dBが限度である
から、差動入力に同相で印加される雑音成分eN
の完全な除去は不可能であり、また回路素子数も
多くなつてコスト高となるものである。
従つて、本考案の目的は極めて簡単な構成で各
コンポーネントのアース端子間に発生する雑音成
分を除去すべく各コンポーネント間のアースを分
離するアイソレータ回路を提供することである。
コンポーネントのアース端子間に発生する雑音成
分を除去すべく各コンポーネント間のアースを分
離するアイソレータ回路を提供することである。
本考案のアイソータ回路は、信号源回路とこの
信号源出力を増幅等の処理をなす信号処理回路と
が個別にアースされた回路システムにおけるアイ
ソレータ回路を対象とするものであつて、その特
徴とするところは信号源回路の出力端及びアース
端に夫々入力端及びアース端が接続されたインピ
ーダンス変換手段と、このインピーダンス変換手
段の出力端に接続された制御電極とこの制御電極
の電圧変化に対して同相及び逆相の電圧変化を
夫々発生する第1及び第2被制御電極とを有する
トランジスタ等の能動素子と、第1被制御電極へ
インピーダンス変換手段のアース端に重畳するノ
イズ成分を伝達する伝達手段とを含み、第2被制
御電極に生ずる出力信号を信号処理回路の入力へ
印加するようにしたことにある。
信号源出力を増幅等の処理をなす信号処理回路と
が個別にアースされた回路システムにおけるアイ
ソレータ回路を対象とするものであつて、その特
徴とするところは信号源回路の出力端及びアース
端に夫々入力端及びアース端が接続されたインピ
ーダンス変換手段と、このインピーダンス変換手
段の出力端に接続された制御電極とこの制御電極
の電圧変化に対して同相及び逆相の電圧変化を
夫々発生する第1及び第2被制御電極とを有する
トランジスタ等の能動素子と、第1被制御電極へ
インピーダンス変換手段のアース端に重畳するノ
イズ成分を伝達する伝達手段とを含み、第2被制
御電極に生ずる出力信号を信号処理回路の入力へ
印加するようにしたことにある。
以下に本考案について図面に基づいて説明す
る。
る。
第2図は本考案の一実施例回路を用いたカーコ
ンポーネントシステム図であり、第1図と同等部
分は同一符号により示されている。図において
は、チユーナ又はテープデツキ等の信号源1とア
ンプ2との間に、インピーダンス変換回路51及
び能動素子としてのPNPトランジスタQ1を有す
るアイソレータ回路5を設けたものである。
ンポーネントシステム図であり、第1図と同等部
分は同一符号により示されている。図において
は、チユーナ又はテープデツキ等の信号源1とア
ンプ2との間に、インピーダンス変換回路51及
び能動素子としてのPNPトランジスタQ1を有す
るアイソレータ回路5を設けたものである。
詳述すれば、インピーダンス変換回路51の入
力端及びアース端に信号源回路1の出力端及びア
ース端が夫々接続されており、インピーダンス変
換回路51の出力端がPNPトランジスタQ1のベ
ース制御電極に接続されている。トランジスタ
Q1の第1被制御電極であるエミツタにはエミツ
タ抵抗R1を介してカーバツテリよりの電源+B
が印加され、その第2被制御電極であるコレクタ
には負荷抵抗R2が設けられており、この抵抗R2
の両端から出力アンプ2の入力信号が導出されて
いる。従つて、トランジスタQ1のコレクタがア
ンプ2の入力端に、抵抗R2の他端がアンプ2の
アース端に夫々接続されている。そして、信号源
回路1及びインピーダンス変換回路51の共通ア
ース端と回路電源ライン(+B)とがコンデンサ
C1により容量結合されており、これにより当該
共通アース端に重畳されるノイズ成分、例えばオ
ルタネータノイズ或いはイグニツシヨンノイズ等
がコンデンサC1及びエミツタ抵抗R1を介してト
ランジスタQ1のエミツタへ伝達されることにな
る。尚、このコンデンサC1は電源デカツプリン
グコンデンサとしても用いられている。
力端及びアース端に信号源回路1の出力端及びア
ース端が夫々接続されており、インピーダンス変
換回路51の出力端がPNPトランジスタQ1のベ
ース制御電極に接続されている。トランジスタ
Q1の第1被制御電極であるエミツタにはエミツ
タ抵抗R1を介してカーバツテリよりの電源+B
が印加され、その第2被制御電極であるコレクタ
には負荷抵抗R2が設けられており、この抵抗R2
の両端から出力アンプ2の入力信号が導出されて
いる。従つて、トランジスタQ1のコレクタがア
ンプ2の入力端に、抵抗R2の他端がアンプ2の
アース端に夫々接続されている。そして、信号源
回路1及びインピーダンス変換回路51の共通ア
ース端と回路電源ライン(+B)とがコンデンサ
C1により容量結合されており、これにより当該
共通アース端に重畳されるノイズ成分、例えばオ
ルタネータノイズ或いはイグニツシヨンノイズ等
がコンデンサC1及びエミツタ抵抗R1を介してト
ランジスタQ1のエミツタへ伝達されることにな
る。尚、このコンデンサC1は電源デカツプリン
グコンデンサとしても用いられている。
第3図は第2図のシステムの等価回路であつ
て、インピーダンス変換回路51としてNPNト
ランジスタQ2、エミツタ低抗R5及びベースバイ
アス抵抗R3,R4よりなるエミツタフオロワ回路
を用いた場合を示している。尚、C2,C3はカツ
プリングコンデンサであり、eSは信号源回路1
の出力電圧、RSはその信号源インピーダンス及
びRLはアンプの入力インピーダンスを夫々示し
ている。
て、インピーダンス変換回路51としてNPNト
ランジスタQ2、エミツタ低抗R5及びベースバイ
アス抵抗R3,R4よりなるエミツタフオロワ回路
を用いた場合を示している。尚、C2,C3はカツ
プリングコンデンサであり、eSは信号源回路1
の出力電圧、RSはその信号源インピーダンス及
びRLはアンプの入力インピーダンスを夫々示し
ている。
かかる構成において、交流電圧についてのみ考
えた場合、トランジスタQ1のベース電圧をeb、
エミツタ電圧をefとすると、アンプ2側のアー
スポイントを基準としみると、トランジスタQ1
のベースには雑音電圧eNと信号源回路1の出力
電圧eSとの和、すなわちeN+eSがトランジス
タQ1のベースに印加されることになる。
えた場合、トランジスタQ1のベース電圧をeb、
エミツタ電圧をefとすると、アンプ2側のアー
スポイントを基準としみると、トランジスタQ1
のベースには雑音電圧eNと信号源回路1の出力
電圧eSとの和、すなわちeN+eSがトランジス
タQ1のベースに印加されることになる。
eb=eN+eS …(2)
又トランジスタQ1のエミツタにはコンデンサ
C1および抵抗R1を介して雑音電圧eNが印加され
ることになる。
C1および抵抗R1を介して雑音電圧eNが印加され
ることになる。
ef=eN …(3)
ここでトランジスタQ1のベースはeb=eN+
eSの交流電圧でスイングされることになり、又
そのエミツタはef=eNによつてスイングされる
ことになる。この結果トランジスタQ1のエミツ
タ・ベース間には雑音電圧eNが同相で印加され
ることになり、しかもその雑音電圧レベルは同一
である。
eSの交流電圧でスイングされることになり、又
そのエミツタはef=eNによつてスイングされる
ことになる。この結果トランジスタQ1のエミツ
タ・ベース間には雑音電圧eNが同相で印加され
ることになり、しかもその雑音電圧レベルは同一
である。
従つてトランジスタQ1のベース・エミツタ間
における雑音電圧eNの相対的な印加電圧は零と
なり、コレクタには雑音電圧eNに基づく出力電
流は伝達されず、信号源回路1の出力電圧eSの
みがトランジスタQ1による増幅度AVとの積をも
つて抵抗R2に出力されることになる。
における雑音電圧eNの相対的な印加電圧は零と
なり、コレクタには雑音電圧eNに基づく出力電
流は伝達されず、信号源回路1の出力電圧eSの
みがトランジスタQ1による増幅度AVとの積をも
つて抵抗R2に出力されることになる。
従つて雑音電圧eNによる交流成分は抵抗R2に
生ずることはなく、雑音電圧は除去されることに
なる。
生ずることはなく、雑音電圧は除去されることに
なる。
第5図は第3図の回路においてインピーダンス
変換回路51を設けずに信号源回路1の出力とト
ランジスタQ1のベースとを直結した場合の
CMRR(同相成分除去比)とRSとの関係を示す
特性図であり、RS≒0においてCMRRが略70dB
となつて理想的な特性を示し、RSが増大するに
つれて特性は劣化することが判る。よつて、
CMRRを従来の差動アンプを用いた回路に比べ
良好とするためにはRS≒0とする必要があり、
そのために、エミツタフオロワ等によるインピー
ダンス変換回路51が用いられているものであ
る。こうすることによりトランジスタQ2の電流
増幅率をhfeとすれば、トランジスタQ1のベース
入力から見た信号側の出力インピーダンスは、R
S/hfeとなり、等価的にRSを略零とすることが
可能となる。尚、第6図の曲線61,62は夫々
第3図の回路のCMRR特性、第1図の回路の
CMRR特性を示しており、本考案の回路による
効果が明確となる。
変換回路51を設けずに信号源回路1の出力とト
ランジスタQ1のベースとを直結した場合の
CMRR(同相成分除去比)とRSとの関係を示す
特性図であり、RS≒0においてCMRRが略70dB
となつて理想的な特性を示し、RSが増大するに
つれて特性は劣化することが判る。よつて、
CMRRを従来の差動アンプを用いた回路に比べ
良好とするためにはRS≒0とする必要があり、
そのために、エミツタフオロワ等によるインピー
ダンス変換回路51が用いられているものであ
る。こうすることによりトランジスタQ2の電流
増幅率をhfeとすれば、トランジスタQ1のベース
入力から見た信号側の出力インピーダンスは、R
S/hfeとなり、等価的にRSを略零とすることが
可能となる。尚、第6図の曲線61,62は夫々
第3図の回路のCMRR特性、第1図の回路の
CMRR特性を示しており、本考案の回路による
効果が明確となる。
第4図は本考案の他の実施例の回路図であり、
第3図と同等部分は同一符号により示されてい
る。本例においては、アイソレータ回路の能動素
子としてNPNトランジスタQ1′を使用したもので
あり、トランジスタQ2によりエミツタフオロワ
出力がベース制御電極に印加されており、第1の
被制御電極としてのエミツタは信号源eSとイン
ピーダンス変換回路51の共通アースラインにエ
ミツタ抵抗R1を介して接続されており、よつて
当該共通アースラインに重畳するノイズ成分がエ
ミツタへ直接伝達される。
第3図と同等部分は同一符号により示されてい
る。本例においては、アイソレータ回路の能動素
子としてNPNトランジスタQ1′を使用したもので
あり、トランジスタQ2によりエミツタフオロワ
出力がベース制御電極に印加されており、第1の
被制御電極としてのエミツタは信号源eSとイン
ピーダンス変換回路51の共通アースラインにエ
ミツタ抵抗R1を介して接続されており、よつて
当該共通アースラインに重畳するノイズ成分がエ
ミツタへ直接伝達される。
トランジスタQ1′のコレクタはコレクタ抵抗R2
を介してカーバツテリ+Bから電源が供給され、
そのコレクタ出力がカツプリングコンデンサC3
を介してアンプ(RL)へ印加される。電源デカ
ツプリングコンデンサC1は電源ラインと出力ア
ンプ(RL)側のアース端との間に設けられてい
る。
を介してカーバツテリ+Bから電源が供給され、
そのコレクタ出力がカツプリングコンデンサC3
を介してアンプ(RL)へ印加される。電源デカ
ツプリングコンデンサC1は電源ラインと出力ア
ンプ(RL)側のアース端との間に設けられてい
る。
本回路例においても第3図の場合と同様に雑音
電圧eNと信号源回路1の出力電圧eSとの和がト
ランジスタQ2を介してトランジスタQ1′のベース
に印加され、又雑音電圧eNが抵抗R1を介してト
ランジスタQ1′のエミツタに印加される。
電圧eNと信号源回路1の出力電圧eSとの和がト
ランジスタQ2を介してトランジスタQ1′のベース
に印加され、又雑音電圧eNが抵抗R1を介してト
ランジスタQ1′のエミツタに印加される。
この場合においてもトランジスタQ1′のベー
ス・エミツタ間には雑音電圧eNが同相で印加さ
れることになり、しかもその雑音電圧レベルは同
一である。よつてトランジスタQ1′のベース・エ
ミツタ間における雑音電圧eNの相対的な印加電
圧は零となり、そのコレクタには雑音電圧eNに
基づく出力電流は伝達されず、信号源回路1の出
力電圧eSに基づく出力電流のみが伝達されるこ
とになる。
ス・エミツタ間には雑音電圧eNが同相で印加さ
れることになり、しかもその雑音電圧レベルは同
一である。よつてトランジスタQ1′のベース・エ
ミツタ間における雑音電圧eNの相対的な印加電
圧は零となり、そのコレクタには雑音電圧eNに
基づく出力電流は伝達されず、信号源回路1の出
力電圧eSに基づく出力電流のみが伝達されるこ
とになる。
そしてCMRR特性は同様に第6図の曲線61
となり、従来の差動アンプを用いた場合に比し改
善される。
となり、従来の差動アンプを用いた場合に比し改
善される。
叙上の如く、本考案によれば極めて簡単な構成
で入出力間のアースインピーダンスによる雑音が
良好に除去されるので、特に車載用音響機器に用
いて好適であるが、これに限定されることはな
い。
で入出力間のアースインピーダンスによる雑音が
良好に除去されるので、特に車載用音響機器に用
いて好適であるが、これに限定されることはな
い。
尚、上記においては分離用能動素子としてバイ
ポーラトランジスタを用いたが、電界効果トラン
ジスタを用いても良いことは勿論である。
ポーラトランジスタを用いたが、電界効果トラン
ジスタを用いても良いことは勿論である。
第1図は従来の回路間のアイソレータ回路のブ
ロツク図、第2図は本考案の一実施例の回路図、
第3図は第2図の回路の等価回路図、第4図は本
考案の他の実施例の回路図、第5図及び第6図は
本考案の回路のCMRR特性を示す図である。 主要部分の符号の説明、1……信号源回路、2
……出力アンプ、5……アイソレータ回路、51
……インピーダンス変換回路、Q1,Q1′……分離
用トランジスタ、C1……デカツプリングコンデ
ンサ。
ロツク図、第2図は本考案の一実施例の回路図、
第3図は第2図の回路の等価回路図、第4図は本
考案の他の実施例の回路図、第5図及び第6図は
本考案の回路のCMRR特性を示す図である。 主要部分の符号の説明、1……信号源回路、2
……出力アンプ、5……アイソレータ回路、51
……インピーダンス変換回路、Q1,Q1′……分離
用トランジスタ、C1……デカツプリングコンデ
ンサ。
Claims (1)
- 【実用新案登録請求の範囲】 (1) 信号源回路とこの信号源回路の出力を処理す
る信号処理回路とが個別にアースされた回路シ
ステムにおけるアイソレータ回路であつて、前
記信号源回路の信号出力端及びアース端に夫々
入力端及びアース端が接続されたインピーダン
ス変換回路と、前記インピーダンス変換回路の
出力端に接続された制御電極とこの制御電極の
電圧変化に対して同相及び逆相の電圧変化を
夫々発生する第1及び第2被制御電極とを有す
る能動素子と、前記第1被制御電極へ前記イン
ピーダンス変換回路のアース端に重畳するノイ
ズ成分を伝達する伝達手段とを含み、前記第2
被制御電極に生ずる出力信号を前記信号処理回
路の入力へ印加するようにしたアイソレータ回
路。 (2) 前記能動素子はPNPトランジスタであつて、
前記制御電極、第1及び第2被制御電極は夫々
ベース、エミツタ及びコレクタであり、前記伝
達手段はコンデンサであることを特徴とする実
用新案登録請求の範囲第1項記載のアイソレー
タ回路。 (3) 前記コンデンサは前記トランジスタのエミツ
タ電源と前記インピーダンス変換回路のアース
端との間に設けられた電源デカツプリングコン
デンサであることを特徴とする実用新案登録請
求の範囲第2項記載のアイソレータ回路。 (4) 前記能動素子はNPNトランジスタであつ
て、前記制御電極、第1及び第2被制御電極は
夫々ベース、エミツタ及びコレクタであり、前
記インピーダンス変換回路のアース端電位によ
り前記エミツタはバイアスされていることを特
徴とする実用新案登録請求の範囲第1項記載の
アイソレータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17000680U JPS6233406Y2 (ja) | 1980-11-27 | 1980-11-27 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17000680U JPS6233406Y2 (ja) | 1980-11-27 | 1980-11-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5794252U JPS5794252U (ja) | 1982-06-10 |
| JPS6233406Y2 true JPS6233406Y2 (ja) | 1987-08-26 |
Family
ID=29528477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17000680U Expired JPS6233406Y2 (ja) | 1980-11-27 | 1980-11-27 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6233406Y2 (ja) |
-
1980
- 1980-11-27 JP JP17000680U patent/JPS6233406Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5794252U (ja) | 1982-06-10 |
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