JPS6233623B2

JPS6233623B2 -

Info

Publication number: JPS6233623B2
Application number: JP54170672A
Authority: JP
Inventors: Hideharu Kobayashi
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1979-12-27
Filing date: 1979-12-27
Publication date: 1987-07-22
Also published as: JPS5692646A

Description

【発明の詳細な説明】本発明は電子交換システム等オンラインシステ
ムにおける系の障害時に正常系を確立する系再開
方式に関する。

従来、系の障害時に正常系を確立する場合には
エマージエンシ・ステートに対応した種々の系構
成から、正常系を選ぶため、ソフトウエアとして
複雑な再開処理プログラムを必要とする。

さらに正常系を確立するときは、イニシヤル・
プログラムを外部フアイルメモリからメモリの固
定番地にロードし、このため外部フアイルメモリ
の種類によつてはプログラムロードに時間を要し
その間オンラインシステムのサービスを長時間中
断する欠点があつた。

本発明の目的は、ソフトウエアにおける再開処
理プログラムを簡明化し、さらにイニシヤル・プ
ログラムを常にロードする必要のないオンライン
システムのサービス再開までの時間を大巾に短縮
する方式を提供することにある。

本発明の自動系再開方式は、中央制御装置、主
記憶装置、チヤネル装置、外部フアイルメモリよ
りなる完全二重化構成のデータ処理装置において
系の障害時に前記二重化されたデータ処理装置の
０系、１系のいづれか一方を指定する手段を含み
正常系を自動的に再構成させるエマージエンシ回
路と、前記データ処理装置を初期設定するための
タイミング回路と、エマージエンシ回路の起動回
数を示すカウンタ回路とを有し、該カウンタ回路
の計数値が、規定値以内のときは主記憶の固定番
地からプログラムを動作させ、該カウンタ回路の
計数値が規定値以上のときは指定された外部フア
イルメモリよりプログラムをロードさせることを
含んで構成する。

次に図面を参照して本発明を詳細に説明する。
第１図に従来の二重化されたデータ処理装置を示
す。図中０系の中央制御装置２０、１系の中央制
御装置２１、０系のチヤネル装置３０、１系のチ
ヤネル装置３１は完全二重化されている。しかし
主記憶装置１０〜１４は経済化を計つてその冗長
構成は（ｎ＋１）方式を採用している。系に障害
が発生したときの通常の動作は、例えば０系に障
害を発生するとエマージエンシ回路６０が起動さ
れ、１系で正常な系を構成しようとする。すなわ
ち外部フアイルメモリでは１系の外部フアイルメ
モリコントローラ４１、外部フアイルメモリ５１
が選択され、主記憶装置が（ｎ＋１）方式のため
複数の主記憶装置１０〜１４のいづれかから、そ
の１つが選択される。例えば主記憶装置１０が選
択されるとする。（このときの主記憶装置の選択
はエマージエンシ・ステートにより決定され、そ
のエマージエンシ・ステートはエマージエンシ回
路が起動されるごとに、更新される）。ついでシ
ステムの再開処理を行うためのプログラムが、外
部フアイルメモリ５１から、主記憶装置１０へ１
系の中央制御装置２１、チヤネル装置３１の制御
のもとに固定番地に固定量ロードされる。ロード
されたプログラムはシステムを立上らせるために
再開処理を行い、システムのオンライ処理を継続
させ、さらに装置のいづれが障害であるかを、検
出しなければならない。かゝる処理を行うに主記
憶装置は（ｎ＋１）台のうちのｎ台が使用される
ため、障害装置を検出するに複雑な処理を必要と
する。さらに外部フアイルメモリは経済性等を考
えると、低速なフアイルメモリ例えばカートリツ
ジ等が使用されるため、カートリツジより主記憶
装置へプログラムをロードするまでに約１分〜
1.5分の時間を要する。（リワインド時間も保証し
ているため）。すなわちこの間オンライン処理が
中断される。

第２図に本発明による二重化されたデータ処理
装置の実施例を示す。こゝで、従来の二重化デー
タ処理装置との相異点の１つは、主記憶装置をも
その冗長構成を2n方式とし完全二重化としたこ
とである。すなわち０系の主記憶装置１０と１系
の主記憶装置１１とを有す。このため系の障害時
の系構成は０系と１系の２通りのみ存在し、主記
憶装置１０、中央制御装置２０、チヤネル装置３
０外部フアイルメモリコントロール４０、外部フ
アイルメモリ５０から構成される０系データ処理
装置と、主記憶装置１１、中央制御装置２１、チ
ヤネル装置３１、外部フアイルメモリコントロー
ル４１、外部フアイルメモリ５１から構成される
１系データ処理装置との２通りに限られる。した
がつて再開プログラムによる正常な系の確立は簡
明化される。

さらに外部フアイルメモリから主記憶装置へプ
ログラムをロードするための時間によるオンライ
ンサービスの中断に対しては、この中断時間をな
くする手段について第３図を参照し詳述する。第
３図はエマージエンシ回路の一実施例のブロツク
図であり、まず０系、１系の系の障害信号６００
ａ，６００ｂを論理和回路６０１にて論理和し、
これによつて保持フリツプフロツプ６０３をセツ
トする。この保持フリツプフロツプによりエマー
ジエンシ中信号６０３ａがエマージエンシ動作中
出力され、エマージエンシ動作のタイミング回路
６０４に付与されるため、4ms周期のクロツク信
号６０４ｅとともにタイミング信号６０４ａ，６
０４ｂ，６０４ｃ，６０４ｄ，６０４ｆを発生す
る。またエマージエンシ中信号６０３ａは微分回
路６０５を経てエマージエンシの起動回数を示す
カウンタ回路６０６に与えられ、カウンタ回路６
０６においてはこのオーバフロー信号６０６ａに
よつてリピート・エマージエンシ信号源である保
持フリツプフロツプ６０７をセツトする。微分回
路６０５の出力は、０系か１系かを指定する１ビ
ツトのカウンタ回路６０８に与えられ０系、１系
の指示信号６０８ａを発生する。

この０系、１系の指示信号６０８ａにより、エ
マージエンシ回路の出力を０系、１系にふり分け
る。

エマージエンシ回路は、コンソールからのリセ
ツト信号６００ｅ、プログラムで指指定出来るリ
ピート・エマージエンシ・リセツト信号６００
ｄ、さらにマイクロプログラムからのエマージエ
ンシ・リセツト信号６００ｃにより、それぞれリ
セツトされる。

系に障害が発生するとエマージエンシ中フリツ
プフロツプ６０３がセツトされ、初期設定用の信
号がタイミング回路６０４によつて逐次発生され
る。すなわち最初に０系と１系の両データ処理装
置をシステムリセツト状態（各種コントロールが
リセツトされ、レジスタ類もクリヤされ、マイク
ロプログラムも停止された状態）とする信号６０
４ａを送出し、系指定信号６０８ａと論理積回路
６１１，６１２において論理積され、０系、１系
のデータ処理装置にシステムリセツト信号６１１
ａ，６１２ａを送出する。つぎのタイミングには
クロツクを選択する信号６０４ｂが同様に論理積
回路６１３，６１４に与えられる。両データ処理
装置に対してクロツク選択信号６１３ａ，６１４
ａとして送出される。さらにつぎのタイミングに
は両系のプロセーサーモードを現用（ACT）と
待機（SBY）とする信号６０４ｃを出し、同様に
して論理積回路６１５，６１６，６１７，６１８
によつて論理積され、ACT設定信号６１５ａ，
６１６ａ，SBY設定信号６１７ａ，６１８ａとし
て両データ処理装置へ送出される。

エマージエンシ起動回数を示すカウンタ回路６
０６は、エマージエンシ動作中はセツトされ続け
ている保持フリツプフロツプ６０３の出力を微分
回路６０５において微分したその出力をもつて計
数をする。カウンタ回路６０６は計数値がある規
定値以上になると信号６０６ｂを出す。例えばカ
ウンタ回路を４ビツトで構成し規定値を７回とと
すると７回までは信号６０６ｂは０となり８回以
上になると信号６０６ｂは１となる。

タイミング回路６０４からはさらにイニシヤ
ル・プログラム・ロード（IPL）指示信号６０４
ｄが作られ、このときエマージエンシの起動回数
が７回以内であるならば論理積回路６２１，６２
２において論理積され、主記憶装置の固定番地に
制御を渡す信号６２１ａ，６２２ａが両データ処
理装置へ送出される。エマージエンシの起動回数
が例えば８回以上の時は論理積回路６２３，６２
４により論理積され、外部フアイルメモリからの
イニシヤル・プログラム・ロードを指示するIPL
指示信号６２３ａ，６２４ａが両データ処理装置
へ送出される。

すなわち障害が発生すると最初の７回までは主
記憶装置からプログラムが動作するが、８回以上
になると外部フアイルメモリからプログラムをロ
ードして動作を開始する。

通常主記憶装置の固定番地に制御を渡すとき、
または外部フアイルメモリからの主記憶装置への
プログラムのロードが成功した場合、マイクロプ
ログラムによつてエマージエンシ中をリセツトす
る信号６００ｃを出し、エマージエンシ中保持フ
リツプフロツプ６０３およびタイミング回路６０
４をリセツトする。しかし外部フアイルメモリか
らの主記憶へのプログラムのロードが不成功に終
るとタイミング回路はリセツトされないため、予
め設定されたタイミングにおいて、信号６０４ｆ
が出力され再度エマージエンシが起動される。

エマージエンシ起動回数をカウントするカウン
タ回路６０６がオーバフローすると、保持フリツ
プフロツプ６０７がセツトされ、論理積回路６１
９，６２０により論理積された信号６１９ａ，６
２０ａとなつて両データ処理装置に送出され、こ
れをプログラムで読み取ることができる。この信
号はまたプログラムによつてリセツト信号６００
ｄを送出させることによりカウンタ回路６０６と
保持フリツプフロツプ６０７をリセツトする。さ
らに、コンソールからエマージエンシ・リセツト
すると信号６００ｅが送出されエマージエンシ回
路に含まれる保持フリツプフロツプ６０３，６０
７とすべての制御回路がリセツトされる。

本発明の自動系再開方式は以上説明したように
ソフトウエアにおける再開処理プログラムを簡明
化し、オンラインサービスの中断時間を大巾に短
縮する効果がある。

【図面の簡単な説明】

第１図は従来の二重化されたデータ処理装置の
ブロツク図、第２図は本発明の二重化されたデー
タ処理装置の実施例のブロツク図である。図にお
いて、１０〜１４……主記憶装置、２０……０系の中
央制御装置、２１……１系の中央制御装置、３０
……０系のチヤネル装置、３１……１系のチヤネ
ル装置、４０……０系の外部フアイルメモリコン
トローラ、４１……１系の外部フアイルメモリコ
ントローラ、５０……０系の外部フアイルメモ
リ、５１……１系の外部フアイルメモリ、６０…
…エマージエンシ回路。第３図は本発明におけるエマージエンシ回路の
一実施例を示す図である。図において、６０１，６０２，６０９，６１０……論理和回
路、６０３，６０７……保持フリツプフロツプ、
６０４……タイミング回路、６０５……微分回
路、６０６，６０８……カウンタ回路、６１１〜
６２４……論理積回路、６００ａ〜６００ｅ……
エマージエンシ回路の入力信号、６１１ａ〜６２
４ａ……エマージエンシ回路の出力信号、６０３
ａ……エマージエンシ中信号、６０４ｅ……クロ
ツク信号、６０４ａ〜６０４ｆ……タイミング出
力信号、６０９ａ，６１０ａ……リセツト信号、
６０６ａ……エマージエンシ・リピート信号、６
０６ｂ……エマージエンシ規定値オーバフロー信
号、６０８ａ……０系、１系指定信号。

Claims

【特許請求の範囲】

１中央制御装置、主記憶装置、チヤネル装置、
外部フアイルメモリよりなる完全二重化構成のデ
ータ処理装置において、系の障害時に前記二重化
されたデータ処理装置の０系、１系のいずれか一
方を指定する手段を含み正常系を自動的に再構成
させるエマージエンシ回路と、前記二重化された
データ処理装置を初期設定するためのタイミング
回路と、エマージエンシ回路の起動回数を示すカ
ウンタ回路とを有し、該カウンタ回路の計数値が
規定値以内のときは主記憶の固定番地からプログ
ラムを動作させ、該カウンタ回路の計数値が規定
値以上のときは指定された外部フアイルメモリよ
りプログラムをロードさせることを特徴とする自
動系再開方式。