JPS6233678B2 - - Google Patents
Info
- Publication number
- JPS6233678B2 JPS6233678B2 JP57230382A JP23038282A JPS6233678B2 JP S6233678 B2 JPS6233678 B2 JP S6233678B2 JP 57230382 A JP57230382 A JP 57230382A JP 23038282 A JP23038282 A JP 23038282A JP S6233678 B2 JPS6233678 B2 JP S6233678B2
- Authority
- JP
- Japan
- Prior art keywords
- operational amplifier
- input terminal
- amplifier
- switch
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000003990 capacitor Substances 0.000 claims description 26
- 238000010586 diagram Methods 0.000 description 9
- 238000005070 sampling Methods 0.000 description 4
- 101100112673 Rattus norvegicus Ccnd2 gene Proteins 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
Landscapes
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は、Ａ／Ｄ変換器の入力部分などで多く
用いられる、入力信号をサンプリングして保持す
るサンプル・ホールド回路の改良に関するもので
ある。
用いられる、入力信号をサンプリングして保持す
るサンプル・ホールド回路の改良に関するもので
ある。
第１図は従来のサンプル・ホールド回路の例を
示した電気回路図である。サンプル時即ち、スイ
ツチＳ１が閉じた状態で入力信号Vinが入力端子
１に加えられると、増幅器Ａ１によりキヤパシタ
Ｃ１に充電が行われる。ホールド時にはスイツチ
Ｓ１がオフとなりサンプル時に充電したキヤパシ
タＣ１の両端の電圧がバツフア増幅器Ａ２を介し
て出力Voutとして出力される。（前記のスイツチ
Ｓ１は端子からのＳ／Ｈ（サンプル・ホールド）
コマンド信号によつて制御されている。）このよ
うな構成のサンプル・ホールド回路では、増幅器
Ａ１の入力オフセツト電圧をVos1とすると出力
Voutは Vout＝Vin−Vos1 となり、入力オフセツト電圧の分だけ誤差を生じ
る。このため充分な精度のサンプル・ホールド回
路を得るためには入力オフセツト電圧およびその
温度係数の小さな高価な増幅器が必要とされた。
またこのような高性能の増幅器とスイツチ回路を
一体として集積化することは難かしいため、IC
として実現されているよいサンプル・ホールド回
路はこれまでになかつた。
示した電気回路図である。サンプル時即ち、スイ
ツチＳ１が閉じた状態で入力信号Vinが入力端子
１に加えられると、増幅器Ａ１によりキヤパシタ
Ｃ１に充電が行われる。ホールド時にはスイツチ
Ｓ１がオフとなりサンプル時に充電したキヤパシ
タＣ１の両端の電圧がバツフア増幅器Ａ２を介し
て出力Voutとして出力される。（前記のスイツチ
Ｓ１は端子からのＳ／Ｈ（サンプル・ホールド）
コマンド信号によつて制御されている。）このよ
うな構成のサンプル・ホールド回路では、増幅器
Ａ１の入力オフセツト電圧をVos1とすると出力
Voutは Vout＝Vin−Vos1 となり、入力オフセツト電圧の分だけ誤差を生じ
る。このため充分な精度のサンプル・ホールド回
路を得るためには入力オフセツト電圧およびその
温度係数の小さな高価な増幅器が必要とされた。
またこのような高性能の増幅器とスイツチ回路を
一体として集積化することは難かしいため、IC
として実現されているよいサンプル・ホールド回
路はこれまでになかつた。
本発明は上記の問題を解消するためになされた
もので、増幅器の入力オフセツト電圧が出力に誤
差となつて現われないサンプル・ホールド回路を
実現することを目的とする。
もので、増幅器の入力オフセツト電圧が出力に誤
差となつて現われないサンプル・ホールド回路を
実現することを目的とする。
前記の目的を達成するために本発明の第１の要
旨とするところは、入力信号が加えられる入力端
子と、この入力端子にその一方の端子が接続する
第１のスイツチと、この第１のスイツチの他方の
端子がその非反転入力端子に加えられる第１の演
算増幅器と、一端がこの第１の演算増幅器の反転
入力端子に接続し他端がコモンに接続するキヤパ
シタと、このキヤパシタの前記一端と前記第１の
演算増幅器の出力端子との間に接続する第２のス
イツチと、一端が前記第１の演算増幅器の前記出
力端子に接続する第１の抵抗と、この第１の抵抗
の他端がその反転入力端子に接続する第２の演算
増幅器と、この第２の演算増幅器の前記反転入力
端子と出力端子とを接続する第２の抵抗と、前記
第２の演算増幅器の出力に関連する出力を前記第
１の演算増幅器の前記非反転入力端子に接続する
第３のスイツチとを備えたサンプル・ホールド回
路に存する。
旨とするところは、入力信号が加えられる入力端
子と、この入力端子にその一方の端子が接続する
第１のスイツチと、この第１のスイツチの他方の
端子がその非反転入力端子に加えられる第１の演
算増幅器と、一端がこの第１の演算増幅器の反転
入力端子に接続し他端がコモンに接続するキヤパ
シタと、このキヤパシタの前記一端と前記第１の
演算増幅器の出力端子との間に接続する第２のス
イツチと、一端が前記第１の演算増幅器の前記出
力端子に接続する第１の抵抗と、この第１の抵抗
の他端がその反転入力端子に接続する第２の演算
増幅器と、この第２の演算増幅器の前記反転入力
端子と出力端子とを接続する第２の抵抗と、前記
第２の演算増幅器の出力に関連する出力を前記第
１の演算増幅器の前記非反転入力端子に接続する
第３のスイツチとを備えたサンプル・ホールド回
路に存する。
本発明の第２の要旨とするところは、入力信号
が加えられる入力端子と、この入力端子にその一
方の端子が接続する第１のスイツチと、この第１
のスイツチの他方の端子がその非反転入力端子に
加えられる第１の演算増幅器と、一端がこの第１
の演算増幅器の反転入力端子に接続し他端がコモ
ンに接続する第１のキヤパシタと、この第１のキ
ヤパシタの前記一端と前記第１の演算増幅器の出
力端子との間に接続する第２のスイツチと、一端
が前記第１の演算増幅器の前記出力端子に接続す
る第１の抵抗と、この第１の抵抗の他端がその一
端に接続する第１のスイツチと、この第４のスイ
ツチの他端がその反転入力端子に接続する第２の
演算増幅器と、この第２の演算増幅器の出力端子
と前記第１の抵抗の前記他端とに接続する第２の
抵抗と、前記第２の演算増幅器の前記反転入力端
子と前記出力端子とを接続する第２のキヤパシタ
と、前記第２の演算増幅器の前記出力端子と前記
第１の演算増幅器の前記非反転入力端子とを接続
する第３のスイツチとを備えたサンプル・ホール
ド回路に存する。
が加えられる入力端子と、この入力端子にその一
方の端子が接続する第１のスイツチと、この第１
のスイツチの他方の端子がその非反転入力端子に
加えられる第１の演算増幅器と、一端がこの第１
の演算増幅器の反転入力端子に接続し他端がコモ
ンに接続する第１のキヤパシタと、この第１のキ
ヤパシタの前記一端と前記第１の演算増幅器の出
力端子との間に接続する第２のスイツチと、一端
が前記第１の演算増幅器の前記出力端子に接続す
る第１の抵抗と、この第１の抵抗の他端がその一
端に接続する第１のスイツチと、この第４のスイ
ツチの他端がその反転入力端子に接続する第２の
演算増幅器と、この第２の演算増幅器の出力端子
と前記第１の抵抗の前記他端とに接続する第２の
抵抗と、前記第２の演算増幅器の前記反転入力端
子と前記出力端子とを接続する第２のキヤパシタ
と、前記第２の演算増幅器の前記出力端子と前記
第１の演算増幅器の前記非反転入力端子とを接続
する第３のスイツチとを備えたサンプル・ホール
ド回路に存する。
以下図面にもとづき本発明を説明する。
第２図は本発明の一実施例を示す電気回路図で
ある。１１は入力信号Vinが加えられる入力端
子、Ｓ１１はこの入力端子１１に一端が接続する
第１のスイツチ、Ａ１１はこの第１のスイツチＳ
１１の他端にその非反転入力端子が接続する第１
の演算増幅器、Ｃ１１はその一端がこの第１の演
算増幅器の反転入力端子に接続し他端がコモンに
接続する（充電用）キヤパシタ、Ｓ１２はこのキ
ヤパシタＣ１１の前記一端と前記第１の演算増幅
器Ａ１１の出力端子との間に接続する第２のスイ
ツチ、Ｒ１は一端が前記第１の演算増幅器Ａ１１
の出力端子に接続する第１の抵抗、Ａ１２はこの
第１の抵抗Ｒ１の他端がその反転入力端子に接続
する第２の演算増幅器、Ｒ２はこの第２の演算増
幅器Ａ１２の前記反転入力端子と出力端子とを接
続する第２の抵抗、Ｓ１３は前記第２の演算増幅
器Ａ１２の前記出力端子と前記第１の演算増幅器
Ａ１１の前記非反転入力端子とを接続する第３の
スイツチである。１２は前記スイツチＳ１１，Ｓ
１２，Ｓ１３を制御するＳ／Ｈ（サンプル・ホー
ルド）コマンド信号が加えられるＳ／Ｈコマンド
入力端子である。
ある。１１は入力信号Vinが加えられる入力端
子、Ｓ１１はこの入力端子１１に一端が接続する
第１のスイツチ、Ａ１１はこの第１のスイツチＳ
１１の他端にその非反転入力端子が接続する第１
の演算増幅器、Ｃ１１はその一端がこの第１の演
算増幅器の反転入力端子に接続し他端がコモンに
接続する（充電用）キヤパシタ、Ｓ１２はこのキ
ヤパシタＣ１１の前記一端と前記第１の演算増幅
器Ａ１１の出力端子との間に接続する第２のスイ
ツチ、Ｒ１は一端が前記第１の演算増幅器Ａ１１
の出力端子に接続する第１の抵抗、Ａ１２はこの
第１の抵抗Ｒ１の他端がその反転入力端子に接続
する第２の演算増幅器、Ｒ２はこの第２の演算増
幅器Ａ１２の前記反転入力端子と出力端子とを接
続する第２の抵抗、Ｓ１３は前記第２の演算増幅
器Ａ１２の前記出力端子と前記第１の演算増幅器
Ａ１１の前記非反転入力端子とを接続する第３の
スイツチである。１２は前記スイツチＳ１１，Ｓ
１２，Ｓ１３を制御するＳ／Ｈ（サンプル・ホー
ルド）コマンド信号が加えられるＳ／Ｈコマンド
入力端子である。
サンプル時には、Ｓ／Ｈコマンド信号によりス
イツチＳ１１およびＳ１２が閉じられ、スイツチ
Ｓ１３が開となる。このとき増幅器Ａ１１は反転
入力端子と出力端子が接続されてゲイン１の非反
転増幅器を構成する。増幅器Ａ１２の反転入力端
子と非反転入力端子とは抵抗Ｒ１を介して接続さ
れるので抵抗Ｒ１の両端が同電位となり、その結
果抵抗Ｒ１には電流が流れずオープンと等価な状
態となる。したがつて増幅器Ａ１２は帰還抵抗Ｒ
２を有するゲイン１の非反転増幅器を構成する。
入力電圧Vinが入力端子１１に加えられるとキヤ
パシタＣ１１は増幅器Ａ１１によつて入力電圧に
従つて充電される。充電が完了した時点でのキヤ
パシタＣ１１の充電電圧Vcは増幅器Ａ１１の入
力オフセツト電圧をVos11とすると、 Vc＝Vin−Vos11 (1) となる。
イツチＳ１１およびＳ１２が閉じられ、スイツチ
Ｓ１３が開となる。このとき増幅器Ａ１１は反転
入力端子と出力端子が接続されてゲイン１の非反
転増幅器を構成する。増幅器Ａ１２の反転入力端
子と非反転入力端子とは抵抗Ｒ１を介して接続さ
れるので抵抗Ｒ１の両端が同電位となり、その結
果抵抗Ｒ１には電流が流れずオープンと等価な状
態となる。したがつて増幅器Ａ１２は帰還抵抗Ｒ
２を有するゲイン１の非反転増幅器を構成する。
入力電圧Vinが入力端子１１に加えられるとキヤ
パシタＣ１１は増幅器Ａ１１によつて入力電圧に
従つて充電される。充電が完了した時点でのキヤ
パシタＣ１１の充電電圧Vcは増幅器Ａ１１の入
力オフセツト電圧をVos11とすると、 Vc＝Vin−Vos11 (1) となる。
ホールド時には、Ｓ／Ｈコマンド信号によりス
イツチＳ１１およびＳ１２が開き、スイツチＳ１
３が閉じられる。このとき増幅器Ａ１２は抵抗Ｒ
１およびＲ２と共にゲイン―１（R1＝R2の場
合）の反転増幅器を構成する。増幅器Ａ１１とＡ
１２を含む全ループではゲイン１の非反転増幅器
（これをＡと呼ぶ）を構成し、増幅器Ａ１１の非
反転入力端子は（増幅器Ａ１２で反転されている
から）前記非反転増幅器Ａの反転入力端子とな
り、増幅器Ａ１１の反転入力端子は（前記と同様
の理由で）非反転増幅器Ａの非反転入力端子とな
る。すなわち、キヤパシタＣ１１の充電電圧Vc
は増幅器Ａ１１とＡ１２で構成される非反転増幅
器Ａの非反転入力端子に加わり、非反転増幅器Ａ
の反転入力端子に帰還される出力電圧Voutと入
力オフセツト電圧を介してバランスする。すなわ
ち、 Vout＝Vc＋Vos11 (2) となる。ここで(1)式を(2)式に代入すると Vout＝Vin−Vos11＋Vos11＝Vin となる。すなわち増幅器の入力オフセツト電圧
Vos11がキヤンセルされ、入力電圧Vinに正確に
対応した出力電圧Voutを得ることができる。
イツチＳ１１およびＳ１２が開き、スイツチＳ１
３が閉じられる。このとき増幅器Ａ１２は抵抗Ｒ
１およびＲ２と共にゲイン―１（R1＝R2の場
合）の反転増幅器を構成する。増幅器Ａ１１とＡ
１２を含む全ループではゲイン１の非反転増幅器
（これをＡと呼ぶ）を構成し、増幅器Ａ１１の非
反転入力端子は（増幅器Ａ１２で反転されている
から）前記非反転増幅器Ａの反転入力端子とな
り、増幅器Ａ１１の反転入力端子は（前記と同様
の理由で）非反転増幅器Ａの非反転入力端子とな
る。すなわち、キヤパシタＣ１１の充電電圧Vc
は増幅器Ａ１１とＡ１２で構成される非反転増幅
器Ａの非反転入力端子に加わり、非反転増幅器Ａ
の反転入力端子に帰還される出力電圧Voutと入
力オフセツト電圧を介してバランスする。すなわ
ち、 Vout＝Vc＋Vos11 (2) となる。ここで(1)式を(2)式に代入すると Vout＝Vin−Vos11＋Vos11＝Vin となる。すなわち増幅器の入力オフセツト電圧
Vos11がキヤンセルされ、入力電圧Vinに正確に
対応した出力電圧Voutを得ることができる。
第３図１〜５は上記のような構成のサンプル・
ホールド回路の各部のタイム・チヤートを示した
もので入力電圧VinがVin１からVin２へ変化する
場合について示している。Vos12は増幅器Ａ１２
の入力オフセツト電圧である。第３図５が示すよ
うにサンプル時には増幅器の入力オフセツト電圧
が出力電圧Voutに現われるが、ホールド時には
キヤンセルされて現われない。サンプル区間中の
オフセツトはどちらか一方の増幅器のオフセツト
電圧を調整することによりなくすことができる。
入力を０としたときこのオフセツトは矩形波とし
て観測できるので調整は容易である。
ホールド回路の各部のタイム・チヤートを示した
もので入力電圧VinがVin１からVin２へ変化する
場合について示している。Vos12は増幅器Ａ１２
の入力オフセツト電圧である。第３図５が示すよ
うにサンプル時には増幅器の入力オフセツト電圧
が出力電圧Voutに現われるが、ホールド時には
キヤンセルされて現われない。サンプル区間中の
オフセツトはどちらか一方の増幅器のオフセツト
電圧を調整することによりなくすことができる。
入力を０としたときこのオフセツトは矩形波とし
て観測できるので調整は容易である。
このような構成のサンプル・ホールド回路によ
れば、ホールド区間中には増幅器の入力オフセツ
ト電圧の影響が出力に現われないので、オフセツ
ト特性のよくない安価な増幅器を利用できるとい
う利点がある。
れば、ホールド区間中には増幅器の入力オフセツ
ト電圧の影響が出力に現われないので、オフセツ
ト特性のよくない安価な増幅器を利用できるとい
う利点がある。
またホールド用キヤパシタＣ１１が増幅器Ａ１
１のループ内に入つているので充電時間が短かく
なる。更に増幅器Ａ１１，Ａ１２としてはオフセ
ツト特性の良くない高速アンプが使えることから
サンプル・ホールド回路全体としての高速動作が
容易に実現できる。
１のループ内に入つているので充電時間が短かく
なる。更に増幅器Ａ１１，Ａ１２としてはオフセ
ツト特性の良くない高速アンプが使えることから
サンプル・ホールド回路全体としての高速動作が
容易に実現できる。
また増幅器Ａ１２はループ内にあるので、ゲイ
ン誤差はあまり問題とならず、したがつて大きな
オープン・ループ・ゲインは要求されない。
ン誤差はあまり問題とならず、したがつて大きな
オープン・ループ・ゲインは要求されない。
また増幅器Ａ１１，Ａ１２（の性能）に対する
要求がゆるやかなので、例えばCMOS演算増幅器
などの構成をとることにより容易にIC化できる
という利点もある。
要求がゆるやかなので、例えばCMOS演算増幅器
などの構成をとることにより容易にIC化できる
という利点もある。
またサンプル・ホールド回路の入出力がバツフ
アされているので他回路との接続が容易である。
アされているので他回路との接続が容易である。
第４図は、本発明の第２の実施例を示す電気回
路図である。第１の実施例（第２図）と同一の部
分は同一符号を付して説明を省略する。この実施
例はサンプル時のオフセツトを防ぐために、第２
図回路の出力側に第２のサンプル・ホールド回路
を付加したものである。本実施例のサンプル・ホ
ールド回路全体をSH１とすると、追加された公
知の第２のサンプル・ホールド回路SH２におい
てＳ２１は一端が増幅器Ａ１２の出力端子に接続
するスイツチ、Ｃ２２はその一端がスイツチＳ２
１の他端に接続し他端がコモンに接続する（充電
用）キヤパシタ、Ａ２３は前記キヤパシタＣ２２
の前記一端にその入力端子が接続するゲイン１程
度の非反転のバツフアで、ソースフオロワなどの
簡単なものでよい。バツフアＡ２３の出力が前記
スイツチＳ１３を介して帰還されている。
路図である。第１の実施例（第２図）と同一の部
分は同一符号を付して説明を省略する。この実施
例はサンプル時のオフセツトを防ぐために、第２
図回路の出力側に第２のサンプル・ホールド回路
を付加したものである。本実施例のサンプル・ホ
ールド回路全体をSH１とすると、追加された公
知の第２のサンプル・ホールド回路SH２におい
てＳ２１は一端が増幅器Ａ１２の出力端子に接続
するスイツチ、Ｃ２２はその一端がスイツチＳ２
１の他端に接続し他端がコモンに接続する（充電
用）キヤパシタ、Ａ２３は前記キヤパシタＣ２２
の前記一端にその入力端子が接続するゲイン１程
度の非反転のバツフアで、ソースフオロワなどの
簡単なものでよい。バツフアＡ２３の出力が前記
スイツチＳ１３を介して帰還されている。
スイツチＳ２１はサンプル・ホールドSH１の
（Ｓ／Ｈコマンド信号の）ホールド区間で閉じ、
キヤパシタＣ２２は増幅器Ａ１２から出力される
オフセツトの影響のない出力電圧により充電され
る。SH１のサンプル区間ではスイツチＳ２１は
開き、前記ホールド区間で充電されたキヤパシタ
Ｃ２２の充電電圧にもとずいた出力がバツフアＡ
２３から出力される。この結果、第３図６のタイ
ム・チヤートに示すように、サンプル・ホールド
回路の出力Voutはサンプル区間とホールド区間
で共にオフセツトによる影響のない、同一の電圧
出力となる。
（Ｓ／Ｈコマンド信号の）ホールド区間で閉じ、
キヤパシタＣ２２は増幅器Ａ１２から出力される
オフセツトの影響のない出力電圧により充電され
る。SH１のサンプル区間ではスイツチＳ２１は
開き、前記ホールド区間で充電されたキヤパシタ
Ｃ２２の充電電圧にもとずいた出力がバツフアＡ
２３から出力される。この結果、第３図６のタイ
ム・チヤートに示すように、サンプル・ホールド
回路の出力Voutはサンプル区間とホールド区間
で共にオフセツトによる影響のない、同一の電圧
出力となる。
このように構成されたサンプル・ホールド回路
には、第１の実施例における前記の各利点に加え
てオフセツトの調整が不要になるという利点があ
る。
には、第１の実施例における前記の各利点に加え
てオフセツトの調整が不要になるという利点があ
る。
第４図の実施例においてVinとVoutの間でゲイ
ンを得たい場合には、第５図に示すような抵抗回
路を出力側に挿入すれば、 Vout＝ＲＡ＋ＲＢ／ＲＢVin（ｔ−１） で表わされる出力を得ることができる（Vin（ｔ
−１）は前回サンプルの意味）。
ンを得たい場合には、第５図に示すような抵抗回
路を出力側に挿入すれば、 Vout＝ＲＡ＋ＲＢ／ＲＢVin（ｔ−１） で表わされる出力を得ることができる（Vin（ｔ
−１）は前回サンプルの意味）。
第６図は本発明の第３の実施例を示す電気回路
図で第１の実施例における増幅器Ａ１２を含む反
転増幅器に出力ホールド機能を持たせたものであ
る。第４図と同様第２図の実施例と同一の部分に
は同一符号を付して説明を省略する。図において
Ｓ３１は抵抗Ｒ１と増幅器Ａ１２の反転入力端子
との間に挿入されたスイツチ、Ｃ３２は前記増幅
器Ａ１２の出力端子と前記反転入力端子とを接続
する（充電用）キヤパシタである。
図で第１の実施例における増幅器Ａ１２を含む反
転増幅器に出力ホールド機能を持たせたものであ
る。第４図と同様第２図の実施例と同一の部分に
は同一符号を付して説明を省略する。図において
Ｓ３１は抵抗Ｒ１と増幅器Ａ１２の反転入力端子
との間に挿入されたスイツチ、Ｃ３２は前記増幅
器Ａ１２の出力端子と前記反転入力端子とを接続
する（充電用）キヤパシタである。
スイツチＳ３１はＳ／Ｈコマンド信号のホール
ド区間で閉じ、キヤパシタＣ３２は増幅器Ａ１２
の、オフセツトの影響のない出力電圧に対応して
充電される。サンプル区間ではスイツチＳ３１は
開き、前記ホールド区間で充電されたキヤパシタ
Ｃ３２の充電電圧にもとづいた出力が増幅器Ａ１
２から出力される。このような構成のサンプル・
ホールド回路によれば、第２の実施例（第４図）
の場合と同様、第３図６で示すタイム・チヤート
のように、サンプル区間およびホールド区間の両
方にわたつてオフセツトの影響のない出力を得る
ことができる。
ド区間で閉じ、キヤパシタＣ３２は増幅器Ａ１２
の、オフセツトの影響のない出力電圧に対応して
充電される。サンプル区間ではスイツチＳ３１は
開き、前記ホールド区間で充電されたキヤパシタ
Ｃ３２の充電電圧にもとづいた出力が増幅器Ａ１
２から出力される。このような構成のサンプル・
ホールド回路によれば、第２の実施例（第４図）
の場合と同様、第３図６で示すタイム・チヤート
のように、サンプル区間およびホールド区間の両
方にわたつてオフセツトの影響のない出力を得る
ことができる。
本実施例の利点も第１の実施例の場合と同様で
あるが、この場合には増幅器Ａ１２の非反転入力
端子がコモンに接続するので、入力電圧によつて
は増幅器Ａ１１の出力レベルが大きく変化するこ
とになり多少動作速度に制限を受けることもあ
る。
あるが、この場合には増幅器Ａ１２の非反転入力
端子がコモンに接続するので、入力電圧によつて
は増幅器Ａ１１の出力レベルが大きく変化するこ
とになり多少動作速度に制限を受けることもあ
る。
なお第５図に示すような抵抗回路を前述第４図
の場合と同様に第２図、第６図の場合にも適用
（抵抗ＲAの一端を演算増幅器Ａ１２に接続）する
ことによりVinとVoutの間でゲインを得ることが
できる。
の場合と同様に第２図、第６図の場合にも適用
（抵抗ＲAの一端を演算増幅器Ａ１２に接続）する
ことによりVinとVoutの間でゲインを得ることが
できる。
以上述べたように本発明によれば、増幅器の入
力オフセツト電圧が出力に誤差となつて現われな
いサンプル・ホールド回路を簡単な構成で実現で
きる。また安価な増幅器を使用でき高速動作が可
能、集積回路化が容易などの優れた利点も備えて
いる。
力オフセツト電圧が出力に誤差となつて現われな
いサンプル・ホールド回路を簡単な構成で実現で
きる。また安価な増幅器を使用でき高速動作が可
能、集積回路化が容易などの優れた利点も備えて
いる。
第１図は従来のサンプル・ホールド回路の一例
を示す電気回路図、第２図は本発明の第１の実施
例を示す電気回路図、第３図は第２図、第４図お
よび第６図の実施例の動作を説明するためのタイ
ム・チヤート、第４図は本発明の第２の実施例を
示す電気回路図、第５図は第４図の実施例の変形
を示すための電気回路図、第６図は本発明の第３
の実施例を示す電気回路図である。 １，１１……入力端子、Vin……入力信号、Ｓ
１，Ｓ１１，Ｓ１２，Ｓ１３，Ｓ２１，Ｓ３１…
…スイツチ、Ａ１，Ａ２，Ａ１１，Ａ１２……演
算増幅器、Ｃ１１，Ｃ２２，Ｃ３２……キヤパシ
タ、Ｒ１，Ｒ２……抵抗、SH２……第２のサン
プル・ホールド回路。
を示す電気回路図、第２図は本発明の第１の実施
例を示す電気回路図、第３図は第２図、第４図お
よび第６図の実施例の動作を説明するためのタイ
ム・チヤート、第４図は本発明の第２の実施例を
示す電気回路図、第５図は第４図の実施例の変形
を示すための電気回路図、第６図は本発明の第３
の実施例を示す電気回路図である。 １，１１……入力端子、Vin……入力信号、Ｓ
１，Ｓ１１，Ｓ１２，Ｓ１３，Ｓ２１，Ｓ３１…
…スイツチ、Ａ１，Ａ２，Ａ１１，Ａ１２……演
算増幅器、Ｃ１１，Ｃ２２，Ｃ３２……キヤパシ
タ、Ｒ１，Ｒ２……抵抗、SH２……第２のサン
プル・ホールド回路。
Claims (1)
- 【特許請求の範囲】 １ 入力信号が加えられる入力端子と、この入力
端子にその一方の端子が接続する第１のスイツチ
と、この第１のスイツチの他方の端子がその非反
転入力端子に加えられる第１の演算増幅器と、一
端がこの第１の演算増幅器の反転入力端子に接続
し他端がコモンに接続するキヤパシタと、このキ
ヤパシタの前記一端と前記第１の演算増幅器の出
力端子とに接続する第２のスイツチと、一端が前
記第１の演算増幅器の前記出力端子に接続する第
１の抵抗と、この第１の抵抗の他端がその反転入
力端子に接続する第２の演算増幅器と、この第２
の演算増幅器の前記反転入力端子と出力端子とを
接続する第２の抵抗と、前記第２の演算増幅器の
出力に関連する出力を前記第１の演算増幅器の前
記非反転入力端子に接続する第３のスイツチとを
備えたサンプル・ホールド回路。 ２ 第２の演算増幅器の出力端子と第３のスイツ
チとの間に第２のサンプル・ホールド回路を挿入
接続した特許請求の範囲第１項記載のサンプル・
ホールド回路。 ３ 入力信号が加えられる入力端子と、この入力
端子にその一方の端子が接続する第１のスイツチ
と、この第１のスイツチの他方の端子がその非反
転入力端子に加えられる第１の演算増幅器と、一
端がこの第１の演算増幅器の反転入力端子に接続
し他端がコモンに接続する第１のキヤパシタと、
この第１のキヤパシタの前記一端と前記第１の演
算増幅器の出力端子との間に接続する第２のスイ
ツチと、一端が前記第１の演算増幅器の前記出力
端子に接続する第１の抵抗と、この第１の抵抗の
他端がその一端に接続する第４のスイツチと、こ
の第４のスイツチの他端がその反転入力端子に接
続する第２の演算増幅器と、この第２の演算増幅
器の出力端子と前記第１の抵抗の前記他端とに接
続する第２の抵抗と、前記第２の演算増幅器の前
記反転入力端子と前記出力端子とを接続する第２
のキヤパシタと、前記第２の演算増幅器の前記出
力端子と前記第１の演算増幅器の前記非反転入力
端子とを接続する第３のスイツチとを備えたサン
プル・ホールド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57230382A JPS59116996A (ja) | 1982-12-23 | 1982-12-23 | サンプル・ホ−ルド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57230382A JPS59116996A (ja) | 1982-12-23 | 1982-12-23 | サンプル・ホ−ルド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59116996A JPS59116996A (ja) | 1984-07-06 |
| JPS6233678B2 true JPS6233678B2 (ja) | 1987-07-22 |
Family
ID=16906986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57230382A Granted JPS59116996A (ja) | 1982-12-23 | 1982-12-23 | サンプル・ホ−ルド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59116996A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0632239B2 (ja) * | 1987-11-30 | 1994-04-27 | 株式会社東芝 | サンプル・ホールド回路 |
-
1982
- 1982-12-23 JP JP57230382A patent/JPS59116996A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59116996A (ja) | 1984-07-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH104352A (ja) | 入力をクランプする方法および装置 | |
| JPS6355108B2 (ja) | ||
| JPH0213400B2 (ja) | ||
| KR930000820B1 (ko) | 샘플 및 홀드회로 | |
| JPS61273796A (ja) | サンプルホ−ルド回路装置 | |
| JPS6233678B2 (ja) | ||
| JPH0845298A (ja) | 差動サンプル・ホールド回路 | |
| JPH05504223A (ja) | アナログ信号のための標本化回路 | |
| JPS6215959B2 (ja) | ||
| US5210777A (en) | Charge coupled device having switched inverting and non-inverting input signal paths, input biassing circuit and temperature compensation | |
| JP3931323B2 (ja) | スイッチトキャパシタアンプ | |
| JP3492886B2 (ja) | オフセット補償のための回路装置 | |
| EP0433383B1 (en) | Sample-hold amplifier circuit | |
| JPH0422478Y2 (ja) | ||
| JPS63269399A (ja) | トラツクホ−ルド回路 | |
| JPS5850647Y2 (ja) | 信号切替え回路 | |
| JP3140399B2 (ja) | 演算増幅器を有する回路装置 | |
| JPS6238336Y2 (ja) | ||
| JP4635612B2 (ja) | サンプル・ホールド回路 | |
| JPH036119A (ja) | アナログ信号切換回路 | |
| JPH0148688B2 (ja) | ||
| JPH0422477Y2 (ja) | ||
| GB2069786A (en) | Signal transfer system | |
| JPS62223630A (ja) | ロ−ドセル式秤 | |
| SU809390A1 (ru) | Аналоговое запоминающее устрой-CTBO |