JPS623378A - 文書画像処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の技術分野〕 本発明は文書画像の入力、出力、表示、編集等を電子的
に実行する文書画像処理装置に関する。

（発明の技術的背景とその問題点〕 ファクシミリや電子ファイルなどに代表されるように、
文書画像を電子的に処理する文書画像処理装置の開発が
盛んである。これらの装置の開発の目的は、従来の紙を
ベースとした一般業務特にオフィス業務を電子化するこ
とにより、作業の効率を改善し、また業務の高度化によ
る複雑な作業への対処を容易にすることにある。これら
の装置では、文書画像をスキャナで走査して電気信号に
変換した後、圧縮して伝送したり、または画像メモリに
一旦格納した後、加−工修正を施してイメージプリンタ
に出力する、といった情報処理が行われる。

このような文書画像処理装置においては、これをユーザ
ーが任意に操作して真に業務の改善を図り、作業の効率
向上を図るためには、次の点に十分配慮されていなけれ
ばならない。第１は、システムを構成する各手段間での
文書画像情報の転送が容易でしかも柔軟であることであ
る。ある手段間では転送ができないか、できても多くの
手順が必要であったりすれば、改善すべき業務が制限さ
れる。第２は、処理速度が高速であることである。

この種の装置では、処理できる機能と共に、その装置の
操作性が装置の性能を決定する重要な要素である。なか
でも処理速度は、装置のマン・マシンインタフェースの
決定的なポイントの一つであって、これがあるレベル以
上を満たさなければ作業効率を逆に下げることになりか
ねない。

しかしながら従来の文書画像処理装置においては、これ
らの二点が必ずしも満足されていない。

例えば、各手段間の情報転送が柔軟にできるが転送速度
が極めて遅かったり、高速の情報転送が可能であるが転
送相手が制限されていたり、或いはまた、柔軟な転送が
比較的高速に実行できるが、ハードウェアの機構や転送
開始までの手続きが極めて複雑であったりするのが常で
あった。これでは十分な作業の効率改善が図れない。

更に従来の装置は画像バッファメモリや表示メモリをア
クセスする必要のある各手段、例えばスキャナ、プリン
タ、拡大縮小回路等がそれぞれアクセス制御回路を持っ
ており、従って高度な画像編集処理を行なえるよ′うに
するためにはこれら各手段のハードウェアやそのアクセ
ス制御回路を制御するプログラムが複雑になる、という
問題があった。

〔発明の目的〕

本発明は上記した点に鑑みなされたもので、システムを
構成する複数手段間の文書画像情報の同時転送を極めて
容易にし、システムのスルーブツト向上及び処理の高速
化を図ると共に、簡単な構成で高度な画像編集処理を行
い得るようにした文書画像処理装置を提供することを目
的とする。

〔発明の概要〕

本発明は、少なくとも文書画像情報を一時格納する画像
バッファメモリ、文書画像を表示するための表示メモリ
、文書画像情報の入出力手段、文書画像情報の転送に供
される画像バス、及びこれらを管理し制御する制御装置
を有する文書画像処理装置において、画像バスとして独
立に動作可能な二系統の画像バスを設け、前記画像バッ
ファメモリ及び表示メモリと前記二系統の画像バスとの
藺の接続を制ｍする画像バス切換制御回路を設けると共
に、前記画像バスに接続され、前記画像バッファメモリ
および表示メモリに対してサイズの異なる複数の二次元
領域に対応して連続した一次元アドレスを与えるアクセ
ス制御回路を設けたことを特徴とする。

〔発明の効果〕

本発明にかかる文書画像処理装置では、独立に動作可能
な二系統の画像バスを有するため、画像バッファメモリ
と表示メモリのアクセスが同時に可能となり、従ってシ
ステムのスルーブツトが向上する。またアクセス制御回
路を二系統の画像バスに接続することにより、メモリ空
間に画像を記憶する場合に画像の二次元領域のサイズを
意識する必要がなく、様々に異なるサイズの画像を記憶
させてもメモリ空間を無駄なく使用することができ、最
小のメモリサイズで種々の画像編集を行なうことができ
る。更にアクセス制御回路にメモリの物理アドレスと論
理アドレスの変換を行なう変換テーブルを備えることに
より、様々な編集処理プログラムを装置に依存した物理
アドレスから独立して開発することが可能になり、プロ
グラム開発期間の短縮と容易な移植が可能となる。また
様々な画像サイズに対する編集処理を論理アドレスを用
いて柔軟に行なうことができ、文書画像の高度な管理が
可能となる。

（発明の実施例〕 以下図面を参照して本発明の詳細な説明する。

第１図は一実施例の文書画像処理装置の概略ブロック図
である。１は本装置を管理制御する装置である情報処理
ユニット（以下ＣＰＵと呼ぶ）、２はこの制御手順を記
述するプログラムを格納するＣＰＵプログラムメモリ、
３はＣＰＵ１と他の入出力装置例えばＣＲＴターミナル
などを接続するためのインタフェースである。本文書画
像処理装置は、このＣＰＵ１からの制御信号がＣＰＵバ
ス４を介して文書画像情報を格納するメモリや文書画像
の処理手段に対して与えられて所望の処理が実行される
ことになる。

５は文書画像情報を一時格納する画像バッファメモリ、
６は表示すべき文書画像情報を一時格納する表示メモリ
であり、７及び８はこれらのメモリに対して二次元の矩
形領域にアクセスをかけるべくアドレスを発生する二次
元アドレス発生回路である。９は表示メモリ６からのデ
ータを表示のサイクルに従って取り込み、ディスプレイ
に表示させる制御を行うディスプレイコントローラであ
る。１０は文書画像の向きを９０°毎に回転処理する縦
横変換回路、１１は文書画像の拡大縮小回路、１２は文
字パターンを発生して表示メモリ６や画像バッフ７メモ
リ５に描画する図形処理回路である。１３及び１４は文
書画像の入出力手段であるスキャナ及びプリンタ、１５
はスキャナ１３で読み取った文書画像情報の内部に取り
込む機能及びメモリ５，６に格納されている文書画像情
報を取り込んでプリンタ１５に送出する機能を有するス
キャナ・プリンタインタフェースである。

１６は外部の通信制御機器より転送された圧縮された文
書画像情報を復調伸張して取込み、或いはメモリ５，６
の文書画像情報を圧縮変調して外部に送出させる圧縮伸
張回路である。

以上の画像バッファメモリ５及び表示メモリ６と各処理
回路との間の情報転送を行うために本発明では、独立に
動作可能な二系統の画像バスエ及び■を設けている。こ
こで画像バスエは、画像バッファメモリ５用のアドレス
バス１８、画像バッフ７メモリ５と縦横変換回路１０が
接続されたデータバス２２、拡大縮小回路１１１図形処
理回路１２、スキャナ・プリンタインタフェース１５及
び圧縮伸張回路１６が接続されたデータバス２４、及び
コントロールバス１９．２５を総称するものであり、画
像バス■は、表示メモリ６用のアドレスバス２０、表示
メモリ６と縦横変換回路１０が接続されたデータバス２
３、拡大縮小回路１１と図形処理回路１２が接続された
データバス２６、及びコントロールバス２１．２７を総
称するものである。本実施例では画像バッファメモリ５
は一方のデータバス２２にのみ接続され、表示メモリ６
は他方のデータバス２３にのみ接続されている。

そこで画像バッファメモリ５側のデータバス２２と拡大
縮小回路１１１図形処理回路１２等が接続されるデータ
バス２４の間を分割しし、また表示メモリ６側のデータ
バス２０と拡大縮小回路１１゜図形処理回路１２等が接
続されるデータバス２６との間を分割して、これらの間
の接続を画像バス切換制御回路１７により制御するよう
に構成している。

このように構成された文書画像処理装置によるいくつか
の処理動作を次に説明する。

（１）　スキャナ１３またはプリンタ１４と画像バッフ
ァメモリ５との間のデータ転送の際には、画像バス切換
制御回路１７によりデータバス２２と２４及びコントロ
ールバス１９と２５が接続され、データバス２２及び２
４を介してデータ転送が実行される。この間に表示メモ
リ６にグラフィックデータなどを出力したい場合にはデ
ータバス２３及び２６を介して行なわれる。

（２）　画像バッファメモリ５のデータを回転させてプ
リントアウトする場合には、データバス２２と縦横変換
回路１０が接続されて、画像バッファメモリ５からのデ
ータは縦横変換回路１０に入って例えば９０”回転され
た後、バス切換制御回路１７を経由しデータバス２４を
介してプリンタ１４へ出力される。この間、データバス
２３及び２６経由による表示メモリ６へのアクセスは可
能である。

（３）　スキャナ１３からの入力を画像バッファメモリ
５へ書込みながら同時に縮小し、且つ回転させて表示メ
モリ６へ書込む場合には、データバス２４を流れるデー
タを拡大縮小回路１７で取込みながら縮小してデータバ
ス２６へ出力する。縦横変換回路１０はデータバス２３
に接続されており、ここで縮小画像データは９０’回転
されて表示メモリ６に書込まれる。

（４）　′画像バスエ上でスキャナ１３やプリンタ１４
と画像バッフ７メモリ５間で画像データを転送中に、文
字パターンなどを拡大縮小して表示メモリ６へ書き込む
場合、拡大縮小回路１１がらのクロックにより図形処理
回路１２内の文字パターンがデータバス２６を介して一
旦拡大縮小回路１１に取り込まれる。そして拡大縮小処
理をした後、データは再びデータバス２６及び２３を経
由して表示メモリ６へ書込まれる。この場合゛画像バス
π上では、拡大縮小回路１１のリードクロックとライト
クロックに同期して画像データの転送が制御される。

〈５）　画像バッファメモリ５内のデータを拡大縮小し
て表示メモリ６へ書込む場合、画像バッフ７メモリ５の
データはデータバス２２．２４を介して拡大縮小回路１
１に取り込まれ、その出力データはデータバス２６．２
３経由で表示メモリ６へ書込まれる。この場合、画像バ
ス■はリードデータ、画像バス■はライトデータが走り
、拡大縮小回路１１のバイブライン的動作により、高速
のデータ転送が行なわれる。

更に縦横変換回路１０を経由して画像バスエ。

■闇を接続した場合には、データを回転させながら拡大
縮小するという高度のデータ処理が極めて高速に実行さ
れることになる。

（６）　データバス２４と２３を接続すれば、表示メモ
リ６とスキャナ１３またはプリンタ１４との間のデータ
転送が可能である。

以上の画像情報処理動作において、二系統の画像バス■
及びπ間のデータ転送を利用して柔軟且つ高速の処理を
行うためには、この画像バスエ。

π間の画像情報転送媒介手段が重要な働きをする。

即ちこの情報転送媒介手段が、情報取り込み部と送出部
にそれぞれ能動動作機構と受動動作機構を備えることに
より、柔軟且つ高度の情報処理ができるのである。この
実施例ではこの様な機能を備えた情報媒介手段は、拡大
縮小回路１１に一体化されている。

第２図はこの様な情報媒介手段を備えた拡大縮小回路１
１の構成例である。図において、３１は拡大縮小演算機
構であり、３２は入力データラッチ回路、３３は出力デ
ータラッチ回路である。データ取り込み部には能動入力
動作機構３４と受動入力動作機構３５があり、３６はこ
れらから出力される入力データのラッチ信号のセレクタ
である。

データ送出部には同様に能動出力動作機構３７と受動出
力動作機構３８があり、３９はこれらから出力されるデ
ータ出力シーケンスの終了信号セレクタである。そして
４０はこれら入出力動作機構によるシーケンス制御を行
う制御回路である。

４１〜５０は入出力バッファを示す。また図には示して
いないが、入力データ、出力データ及び転送りロックな
どの制御信号は画像バス■にも画像バス■にも選択して
接続できるようになっている。

画像情報取込み部では、能動動作時には能動入力動作機
構３４がデータリード用制御信号ＰＲＤＣを出力し、そ
れに対する応答信号ＰＡＣＫで入力データを取込み、ま
た受動動作時には外部からのデータライト制御信号ＰＷ
ＴＣによって受動動作機構３５が働いて入力データを取
込むようになっている。この画像情報取込み部の具体的
な構成例を第３図に示す。能動入力動作機構３４はデー
タリード制御信号ＰＲＤＣを発生するＰＲＤＣジェネレ
ータ３４１とＡＮＤゲート３４２とから構成される。受
動入力動作機構３５はＡＮ［）ゲート３５１により構成
される。シーケンス制御回路４０からの入力要求信号が
出力されていない時はＡＮＤゲート３５１が禁止状態で
あり、データライト制御信号ＰＷＴＣを受は取っても応
答信号ＰＡＣＫを返さず、外部手段を待機させるように
なっている。

画像情報送出部では、能動動作時には能動出力動作機構
３７がデータライト制御信号ＰＷＴＣを出力してデータ
送出が行なわれ、それに対する応答信号ＰＡＣＫで送出
動作を終了するというシーケンスをとる。受動動作時に
は、受動出力動作機構３８が外部よりのデータリード制
御信号ＰＲＤＣを受けてデータ送出動作を終了するよう
になっている。この画像情報送出部の具体的な構成例を
第４図に示す。能動出力動作機構３７はデータライト制
御信号ＰＷＴＣを発生するＰＷＴＣジェネレータ３７１
とＡＮＤゲート３７２により構成される。受動出力動作
機構３５はＡＮＤゲート３５１により構成される。

以上のような画像情報媒介手段を備えた拡大縮小回路１
１により、画像バス１．Ｉ間での画像情報の媒介転送の
具体的な動作例を次に説明する。

本実施例での具体的なバス構成は例えば第５図に示す通
りである。画像バッファメモリ５及び表示メモリ６をア
クセスするためのアドレスバス１８及び１９は、Ａ１１
＝Ａ２ｓの２６本、データバス２２，２３．２４．２６
はＤｏ　＝Ｄｘ　ｓの１６本である。コントロール信号
バス１９，２１゜２５．２７は、画像情報転送用クロッ
クとしてのデータリード用制御信号ＰＲＤＣ，データラ
イト用制御信号ＰＷＴＣ，これらに対する応答信号ＰＡ
ＣＫ用の他に、水平ライン終了信号ＨＥＮＤ。

垂直方向終了信号ＶＥＮＤの各制御信号用、そして二組
のアドレス発生回路７．８の選択信号ＡＤＳＥＬ用の計
６本である。

初めに、画像バッファメモリ５に格納されている文！画
像をディスプレイに表示する動作について説明する。こ
の画像処理動作の場合、画像バッフ７メモリ５は画像バ
スエに、表示メモリ６は画像バス■にそれぞれ接続され
ているので、拡大縮小回路１１のデータ取込み部側が画
像バスエに、データ送出部側が画像バス■にそれぞれ接
続されるように接続関係が選択されることになる。先ず
画像情報媒介手段を有する拡大縮小回路１１は、画像情
報の取込み部、送出部でそれぞれ能動入力動作機構３４
、能動出力動作機構３７を働かせるよう起動される。拡
大縮小回路１１が動作を始めると、文書画像情報が格納
されている画像パンフ？メモリ５に対して能動入力動作
機構３４からデータリード制御信号ＰＲＤＣが出力され
る。画像バッファメモリ５に対してアクセスをかけるア
ドレス発生回路は二組のアドレス発生回路７，８の一方
がこれに割当てられ、拡大縮小回路１１がらのデータリ
ード制御信号ＰＲＤＣに従って順次アドレスが更新され
る。データリード制御信号ＰＲＤＣに対する応答信号Ｐ
ＡＣＫは画像バッファメモリ５からＰＡＣＫライン上に
返され、拡大縮小回路１１ではその能動入力動作機構３
４がこれを受は取った時点で画像バッフ７メモリ５がら
の画像情報を入力データラッチ３２に取込む。こうして
取り込まれた画像情報は拡大縮小演算機構３１により所
定の拡大または縮小処理が行なわれる。

拡大または縮小変換された画像情報は、同じ拡大縮小回
路１１の能動出力機構３７がら表示メモリ６に対して出
力されるデータライト制御信号ＰＷＴＣにより送出され
る。この場合も表示メモリ６に対するアクセスにはアド
レス発生回路７，８の一方が割当てられ、データライト
ｆｒＪｑＩＩ７信号ＰＷＴＣに従ってアドレスが順次更
新されるようにする。このデータライト制御信号ＰＷＴ
Ｃに対する応答信号ＰＡＣＫは表示メモリ６がらＰＡＣ
Ｋライン上に出力され、拡大縮小回路１１の能動出力機
構３７に取込まれる。これにより、拡大縮小回路１１は
次のシーケンスに移行する。

以上の画像情報転送のタイミングは第６図のようになる
。

次に外部機器より画像入出力手段を介して文書画像情報
を取込み、表示メモリ６に書込んで表示させる場合につ
いて説明する。画像入力手段として圧縮伸張回路１６を
例にとる。

外部機器から取込んだ文書画像情報を表示する場合、等
偏部ち取込んだそのままのサイズで表示する場合には、
圧縮伸張回路１６が能動動作手段として動作し、自ら転
送制御信号を送出して表示メモリに書込めばよい。しか
し特に表示の場合、システムとのインタラクションを行
う種々の表示のため文書画像が表示されるサイズが限定
され、縮小して表示したい場合が多々存在する。従来こ
の要請に対して取られてきた方法は、表示部分のみを他
から切離し表示メモリへ書込む時にのみ拡大縮小処理が
施されるようにするものである。この方法によれば、表
示に関しては柔軟な拡大縮小が可能であるが、拡大縮小
処理が表示に限定されて、例えば画像バッファメモリに
格納されている文書画像情報の一部を拡大縮小して他の
部分にコピーするとか、或いは同じく画像バッファメモ
リに格納されている文書画像を拡大縮小してプリントア
ウトする等の処理ができなくなってしまう。

この実施例では、二系統の画像バス１．ｆｆを有し、且
つ拡大縮小回路１１に前述のような転送媒介手段を備え
ることにより、外部から取込んだ文書画像情報をそのま
ま表示メモリ６或いは画像バッファメモリ５に書込むこ
ともできるし、また拡大縮小回路１１を介して拡大また
は縮小処理を施して書込むこともできる。前者の場合、
圧縮伸張回路１６から出力されるデータライト制御信号
ＰＷＴＣにより、取込まれた情報が直接表示メモリ６に
書込まれるが、この時画像情報はデータバス２４から画
像バス切換制御回路１７を経由し、データバス２３を介
して転送される。後者の場合、拡大縮小回路１１の受動
入力動作機構３５を働かせ、圧縮伸張回路１６からのデ
ータライト制御信号ＰＷＴＣに従って拡大縮小回路１１
で画像情報を取込み、拡大または縮小処理を施して、今
度は拡大縮小回路１１の能動出力動作機構３７から出力
されるデータライト制御信号ＰＷＴＣにより表示メモリ
６への書込みが行なわれる。即ちこの時圧縮伸張回路１
６により取込まれた画像情報は、データバス２４から拡
大縮小回路１１を通ってデータバス２６に入り、画像バ
ス切換回路１７を経由してデータバス２３に送出されて
表示メモリ６に書込まれる、という経路を辿る。

以上のようにして本実施例によれば、画像バッフ７メモ
リ５と表示メモリ６間の画像情報転送や外部からの画像
情報の表示メモリ６への書込み等について極めて柔軟な
画像処理が可能である。しかも第２図〜第４図から明ら
かなように、二系統の画像バスＩ、ＩＦ間の画像情報転
送媒介手段は極めて簡素なハードウェアにより実現され
ている。

ところで先の説明に見られるように、画像入出力手段よ
り取り込まれた文書画像情報は拡大縮小処理を施して表
示することが必要な場合が多いが、同時に取り込んだ文
言画像情報に対して何らかの処理例えば、一部分のコピ
ーや他両縁のオーバーレイ・などを施す必要がある場合
がある。或いは同一の文書画像の縮小率を次々に変化さ
せ、ユーザーにとって最も見やすい状態に設定しようと
いうことが必要な場合もある。この場合には画像バッフ
ァメモリに表示している文書画像を格納しておき、必要
に応じて読み出して表示なり画像編集処理なりを行う必
要がある。従来この処理のためには、先ず画像バッファ
メモリに文書画像情報を一旦格納し、次にこれを表示す
る、という２回のフェーズを必要とし、従って十分な処
理速度が得られなかった。

本発明では既に述べたように二系統の画像バスＩ、［が
設けられ、これらが独立に動作可能となっているから、
文書画像を送出する手段は他の複数の手段に対して同時
に画像転送が可能である。

上記の動作例でいえば１、画像入出力手段から送出され
る文書画像情報は画像バッファメモリに対しても表示メ
モリに対しても同時に画像転送ができるようになってい
る。この様な同時転送について問題となるのは、複数の
取り込み側の取り込み速度の違いである。本発明ではこ
の問題を、転送りロックに対するそれぞれの応答信号が
画像バス上で論理積がとられるように構成することで解
決することができる。

第７図はその様な実施例を説明するための図である。図
において、６１はコントロール信号バス上のＰＡＣＫラ
インであり、６２＋　、６２２　。

６２３はそれぞれこのＰＡＣＫライン６１に応答信号Ｐ
ＡＣＫを出力する各手段のＰＡＣＫ出力段である。各出
力段は、オーブンコレクタ・グー１−６３とその可動制
御ゲート６４とから構成され、イネーブル信号ＥＮが高
位の時可動状態なる。

この様な構成とすれば、複数手段の出す応答信号ＰＡＣ
ＫＩ−ＰＡＣＫ３のうちいずれか一つでも低位のうちは
ＰＡＣＫライン６１は高位とならず、全てのＰＡＣＫ出
力段６２１〜６２ヨの出力が高位になって始めてＰＡＣ
Ｋライン６１が高位になる。これにより、画像情報転送
の同期が完全に保てることになり、複数手段に対する同
時転送が可能となる。

なお、第７図のようにゲート回路を用いて論理積をとる
構成を採用しなくても、例えば、最も応答の遅い手段の
応答信号ＰＡＣＫのみをＰＡＣＫラインに返すという方
式を採用することもできる。

これによっても、実質的に同一バス上で論理積をとった
のと同じであり、同様の効果が得られる。

次に本発明の装置におけるメモリアクセス制御回路部分
の構成、動作につきより詳細に説明する。

第１図に示したようにこの装置では、画像バッファメモ
リ５及び表示メモリ６に対して同時にアクセス制御でき
るようにするために、二つの二次元アドレス発生回路７
及び８が二つの画像バス■及び■間に設けられている。

画像バッファメモリ５と表示メモリ６間の画像情報転送
及びこれらのメモリと他の手段との間の情報転送だけを
考えれば、二次元アドレス発生回路７及び８は一方が画
像バッファメモリ５用、他方が表示メモリ６用として、
それぞれ異なる画像バス■または■に固定的に接続され
ていてもよいが、第１図の実施例では両方の二次元アド
レス発生回路７，８が画像バス１゜■のいずれにも接続
できるようになっている。これは画像バッファメモリ５
内でのみ、また表示メモリ６内でのみの画像情報転送を
行い得るようにするためである。そして前述したような
画像情報転送を行う場合に、画像バス切換制御回路１７
、拡大縮小回路１１、図形処理回路１２、スキャナ・プ
リンタインタフェース１５、圧縮伸張回路１６等は、画
像情報の書込み及び読み出しを行う制御クロックと画像
情報のみを画像バス■または■に入出力するだけでよく
、画像バッファメモリ５や表示メモリ６のアクセス制御
を行う必要がないのである。

第８図は、二次元アドレス発生回路７及び８の概略構成
を示している。７１はこのアドレス発生回路をＣＰＵＩ
に接続するためのＣＰＵインタフェースであり、７２は
ＣＰＵ１により選択されてアクセス制御に必要なコマン
ドＣＭＤがセットされるレジスタ、７３ｘ、７４ｘ、７
５・ｘ及び７３ｙ、７４Ｙ、７５Ｙは同じ＜ＣＰＵ１に
より選択されてＸ及びＹ座標に関するスタートアドレス
Ｘ５ＴＡ、ＹＳＴＡ、アドレスを計算する最小単位であ
るステップ数Ｘ５ＴＰ、ＹＳＴＰ、アドレス計算の繰り
返し数ＸＮ、ＹＮがセットされるレジスタである。カウ
ンタ７６ｘ、７６ｙ、タイミング制御回路７７、マルチ
プレクサ７８Ｘ。

７８Ｙ１アダー７９ｘ、７９ｙはＸ、Ｙのアドレスを計
算する部分である。マルチプレクサ７８ｘ。

７８ｙから得られるアドレスデータはインタフェース８
０Ｘ、８０Ｙを介してアドレスバス１８または２０に出
力されるようになっている。８１Ｘ。

８１ｙはコントロールバス１９．２１を介して他から送
られて来る制御信号によりこのアドレス発生回路に取り
込みアドレスデータの出力または停止のタイミング制御
するためのインタフェースである。

この様な二つの二次元アドレス発生回路７及び８を画像
バス１．Ｉ［問に接続した装置において、例えば一つの
文書内である領域の画像を扱き取り別の領域に貼りつけ
るという、最も基本的な編集処理をおこなう場合の動作
を次に説明する。

第９図はこの時の文書内での抜き取る領域を実線で示し
、転送先の領域を破線で示し、かつ各領域のアドレス関
係を示したものである。この様な画像編集を行う場合、
例えば一方の二次元アドレス発生回路７が転送元の領域
をアクセスし、他方の二次元アドレス発生回路８が転送
先をアクセスするようにＣＰＵ１により選択され、アク
セス制御に必要なコマンド、Ｘ及びＹ座標°に関するス
タートアドレス、ステップ数、繰り返し数等が各レジス
タにセットされてアクセス制御可能状態になる。次に例
えば画像バス切換制御回路１７からデータリード用制御
信号ＰＲＤＣが画像バスＴ側のコントロールバス１９に
出力されると、転送元に選定されている二次元アドレス
発生回路７が動作を開始し、所定のアドレスを算出して
これを画像バスエ側のアドレスバス１８に出力する。こ
れにより、画像バスエ側に接続された画像バッフ７メモ
リ５がアクセスされて転送元の領域内の画像情報が読み
出され、データバス２２に出力される。

画像バス切換制御回路１７はデータバス２２から転送元
の画像情報の取り込みを終了すると、次にデータライト
用制御信号ＰＷＴＣ及び先に読み出した画像情報をそれ
ぞれコントロールバス１９及びデータバス２２に出力す
る。コントロールバス１９にデータライト用制御信号Ｐ
ＷＴＣが出力されると、二次元アドレス発生回路７は転
送元のアドレスデータ出力を停止し、転送先として選定
されている他方の二次元アドレス発生回路８が動作を開
始する。この二次元アドレス発生回路８は転送先のアド
レスを生成してこれをアドレスバス１８に出力し、これ
によって画像バッファメモリ５の転送先の領域に画像情
報の書込みが行なわれる。この書込み処理が終了すると
、次に画像バス切換制御回路１７は再び転送元から次に
画像情報を読み出すためコントロールバス１９にデータ
リード制御信号ＰＲＤＣを出力し、前述と同様に読み出
し処理を行う。このとき二次元アドレス発生回路８は転
送先アドレスの出力を停止するとともに、二次元アドレ
ス発生回路７が次のアドレスを計算して出力する。

以上の読み出し書込み処理を所定領域全体に渡って順次
繰返すことにより、第９図に示すような一文書内での画
像情報転送が二次元的に且つ高速に行なわれる。このと
き、各アドレス発生回路７゜８でのアドレス生成は、第
１０図に示すフローチャートに従って所定領域を二次元
的に走査するように行なわれることになる。即ち第９図
のような画像転送の場合、ＣＰＵ１からの指令により、
それぞれのアドレス発生回路に必要なコマンドとともに
、スタートアドレス（ＳＸａ　、ＳＹｏ　）、（ＤＸｓ
　、ＤＹ口）、Ｘ方向ステップ数５ＸＳＴＰ、ＤＸＳＴ
Ｐ、Ｙ方向ステップ数５ＹＳＴＰ、ＤＹＳＴＰ、Ｘ方向
繰返し数Ｍ、Ｙ方向繰返し数Ｎなどがセットされ、主走
査方向を例えばＸ方向とし、Ｘ、Ｙ方向共にステップ数
を順次加算していく方法でアクセスが実行される。この
間、画像バス切換制卸回路１７は画像情報と読み出し及
び書込みの制御信号を入出力するだけで画像バッフ７メ
モリ５内での画像転送が行なわれる。

第１１図（ａ）〜（Ｑ）は、二つの二次元アドレス発生
回路７．８による転送元と転送先のアドレス生成方向を
選ぶことにより、種々の態様で画像転送ができることを
示している。上記した第９図の画像転送は、二つのアド
レス発生回路とも、主走査方向をＸ方向とし、ステップ
数を順次加えていってアドレスを生成する第１１図（ｆ
）の方法により実行される。その細筒１０図のフローに
示したように、主走査方向をＸ方向、Ｙ方向いずれに選
ぶか、またＸ方向のアドレス、Ｙ方向のアドレスの生成
をステップ数をスタートアドレスに対して順次加えて行
くか減じて行くかを指定することにより、第１１図に各
種例示したように９０’回転、１８ｏ°回転、左右反転
、上下反転、任意角度回転等の画像編集が可能となる。

また上述した画像転送の例において、転送元用の二次元
アドレス発生回路と転送先用の二次元アドレス発生回路
に設定するステップ数を変えるだけで簡単な拡大縮小処
理を行うことが可能である。

即ち転送元と転送先のステップ数が同じであれば、等倍
の画像が転送されるが、転送先のステップ数を転送元の
１／２にすれば、転送先の画像は転送元の画像が１／２
縮小されたものとなる。この場合には、第１図の拡大縮
小回路１１の拡大縮小機能を利用する必要はない。

画像バッファメモリ５内での画像転送と同様に表示メモ
リ６内での画像転送も可能である。この場合のアドレス
発生回路７．８によるアクセス制御は、画像バス■側の
アドレスバス２０及びコントロールバス２１を使用して
行なわれ、画像情報は同じく画像バス■側のデータバス
２３を介して転送される。

また既に述べた画像バッファメモリ５と表示メモリ６間
の画像情報の転送や、例えばスキャナ１３から画像を画
像バッファメモリ５に書込むと同時に、図形処理回路１
２からの文字パターンなどを表示メモリ６に書込んでデ
ィスプレイに表示する等の画像処理についても、二つの
二次元アドレス発生回路７．８によるアクセス制御によ
り容易に可能である。これらの画像処理においても、画
像バス切換制御回路１７、スキャナ・プリンタインタフ
ェース１５、図形処理回路１２等は各メモリへのアクセ
ス制御を回答意識することなく、ただ単に読み出し、！
込みの制御信号及び画像情報を必要なバスに転送するだ
けで、各メモリの所定領域に二次元的に画像情報を格納
することができる。そして二つの二次元アドレス発生回
路７゜８は各々独立して動作できるので、互いに影響を
与えることなく、またアドレス生成の方向や単位も独立
に設定できる。例えば、スキャナ１３から１６ビツト単
位で画像バッファメモリ５に画像入力を行う場合は画像
バッファメモリ５側に選定されている二次元アドレス発
生回路７のステップ数を１６に設定し、一方図形処理回
路１２から表示メモリ６に８ビット単位で画像情報を書
込む場合は表示メモリ６側に選定されている二次元アド
レス発生回路８のステップ数を８に設定すればよい。

また各々のメモリ内の画面サイズ（領域の縦と横の幅）
も異なるものであってもよい。

以上のように二つの二次元アドレス発生回路７及び８を
二つの画像バスエ及び■闇に設けることにより、画像バ
ッファメモリや表示メモリと情報転送を行うべき種々の
手段にそれぞれアクセス制御手段を設ける必要がなくな
る。しかも前述のように二つのアドレス発生回路７及び
８は全く同じハードウェアとして構成されるので、その
制御プログラムやハードウェアの規模等を減少すること
ができ、開発期間も短縮することができる。また各々の
二次元アドレス発生回路７及び８に対するコマンドや各
パラメータを変更するだけで、前述したように様々な形
態のアクセス制御を行って様々な画像編集処理を実行す
ることができる。

ところで、第８図では出力されるＸ座標及びＹ座標のア
ドレスを二次元アドレスとしてそのまま出力させるよう
になっているが、実際には画像の二次元領域のＸ座標と
Ｙ座標に相当するＸアドレスとＹアドレスは、それぞれ
メモリの下位アドレス及び上位アドレスとして一次元ア
ドレスでメモリに与えられる。例えば第１２図（ａ）に
示すように、２”　Ｉ　Ｘ２”　２　（＝２０４８ドツ
トＸ　４０９６ドツト）のメモリ空間は通常８ビツト（
または１６ビツト等）の単位で第１２図（ｂ）に示すよ
うに一次元的に連続するメモリ空間を構成する。この場
合、アドレスをビットアドレスとすると、Ａ２２〜Ａｎ
　（八〇がＬＳＢ側）をＸアドレス、Ａ２２〜Ａ１１（
Ａ２２がＭＳＢ側）をＹアドレスとしてＡ２２〜Ａｎを
メモリに与えればよい。この様なメモリ空間で、例えば
第１２図（Ｃ）に斜線で示すような１７２８ドツトＸ　
２４００ドツト（例えば８ドツト／坩のＡ４サイズ画像
に相当）の画像をメモリに記憶させると、実際には第１
２図（ｄ）に斜線で示すように連続するメモリ空間の一
部を離散的に占有する形で使用することになり、メモリ
の使用効率が悪くなる。

また様々な画像サイズの編集処理を行う場合には、実装
したメモリ構成に依存した物理アドレスを直接扱ってい
たのでは、編集プログラムの開発。

改良に不便であり、文書画像の柔軟な管理が難しい。

本発明ではこの様な問題も解決したアドレス制御を行う
。

第１３図はこの様な問題を解決し、−次元アドレスで表
現されるメモリ空間を様々な画像サイズに対応させて常
に無駄のないものとして使用でき　　　　　：、１′ るようにしたアドレス発生回路の実施例である。　　　
　　Ｉこの構成は、第８図の基本構成に対して、画像サ
　　　　リ”ｊｌ イズに対応してＹアドレスに重み付を行うための、　　
　　Ｊ“・：、・ｊ ル ＣＰＵ１によりセットされるＸＷレジスタ８３を　　　
　、１．（← 設け、このＸＷレジスタ８３とマルチプレクサ　　　　
　　１、。

：′ ７８ｘ、７８ｙの出力を用いて連続した一次元ア　　　
　　。

ドレスを生成するためのアドレス変換回路８２を設けた
ものである。　　　　　　　　　　　　　　　　　　ｊ
゛、゛（ 第１４図はこのアドレス変換回路８２の具体的　　　　
１．′Ｉ゛。

な構成例である。乗算器８２１はＸＷレジスタ　　　　
　１ｆ゛、− ８３にセットされた（ＩＸＷとマルチプレクサ　　　　
　　：・７８ｙカ、１３（７）Ｙ７ド、ユ、、よＶｒ　
（ＸＷ）　ｘ　（Ｙ）　　　　　　”の乗算を行う。ア
ダー８２２は、乗算器８２１の乗算結果とマルチプレク
サ７８ｘのＸアドレスとの加算を行い、 Ａ＝　（ＸＷ）ｘ　（Ｙ）＋　（Ｘ） を算出して二次元アドレスを一次元アドレスに変換して
いる。このアダー８２２の出力Ａをそのままアドレスバ
ス１８または２０に出力すれば、メモリの論理アドレス
がそのまま物理アドレスとなって画像バッファメモリ５
または表示メモリ６に一次元アドレスとして与えられる
。上述のｘＷの値は編集時の画像サイズによって任意に
設定されるものであるので、上記式により任意サイズの
領域の画像情報を一次元のメモリ空間上に連続的に記憶
することができる。即ち第１２図（Ｃ）及び（ｄ）に示
すような無駄なメモリ領域をなくすことができる。更に
アダー８２２の出力Ａを変換テーブル８２３によってア
ドレス変換を行うことにより、様々なサイズの画像を柔
軟に管理することができる。

このアドレス変換を利用した画像管理の具体例を次に説
明する。例えば第１５図に示すように、３種の異なるサ
イズの部品画像Ａ、Ｂ、Ｃを画像バッファメモリ５に格
納し、その物理アドレスと　　　　　□′論理アドレス
、部品番号等を管理している。番号１の部品は、物理ア
ドレス０００００〜０１　ＦＦＦＨ（１６進数）までの
連続した領域に格納され、番号２の部品は物理アドレス
０２００００Ｈ〜０３７ＦＦＦＨまでの連続した領域に
格納されるが、　　　　゛番号２の部品は論理的には論
理アドレスｏｏｏｏ　　　　　　“ＯＨ〜０１７ＦＦＦ
Ｈに格納されたものとして管理されている。番号３の部
品についても同様である。ここで部品番号２の画像Ｂを
削除して部品画像りを登録する場合を考えてみる。部品
番号２を削除すると、画像バッフ７メモリ５の物理アド
レス０２００００）１−０３７ＦＦＦＨと０７００００
Ｈ以下の領域が空き領域となる。しかし新たな部品画像
りを登録するに必要な物理アドレスが連続していないた
め、部品画像Ｂの削除されたアドレス領域を利用してこ
れを登録することは従来はできなかった。本発明では第
１４図の変換テーブル８２３の内容を書替えることによ
って、飛び飛びの領域をあたかも連続する領域として扱
うことができる。即ちいまの場合、変換テーブル８２３
を、ＣＰＵ　１によって物理アドレス０３８０００１１
〜０６ＦＦＦＨを０５００００Ｈ〜０８７ＦＦＦＨに、
０７００００Ｈ〜０８７ＦＦＦＨを０３８０００Ｈ〜０
４ＦＦＦＦＨになるように変える。

これにより第１６図に示すように、部品画像りに対して
連続するアドレス領域が確保できることになり、部品番
号４の部品画像情報が新たに追加されたことになる。

このように変換テーブル８２３の内容を書替えることに
よって様々なサイズの部品や文書を一貫して管理し、取
り扱うことができ、画像バッファメモリ５や表示メモリ
６を有効に利用することができる。また論理アドレスと
物理アドレスの変換も柔軟にでき、複雑な部品管理、メ
モリ管理等も管理プログラムにおいては論理アドレスで
処理することができ、管理プログラムの開発効率、信頼
性の向上が図られる。

第１７図は上記のようなアドレス変換回路８２の変換テ
ーブル８２３の概略構成である。ＲＡＭ８２３１は変換
テーブル８２３の核となるメモリであり、変換データを
格納するものである。書込みデータボート８２３２、！
込みアドレスポート８２３３、読み出しアドレスポート
８２３４は各々スリーステートのボートであり、変換デ
ータの書き込み時または読み出し時のみオンとなる。変
換データを書込む場合は、ＣＰＵインタフェース７１よ
り書込みアドレスポート８２３３をイネーブルとしてＲ
ＡＭ８２３１の書き込みアドレスをセットし、書込みデ
ータを書込みデータボート８２３２より書込む。初期段
階ではアダー８２２からの読み出しアドレスがそのまま
スルーした形でＲＡＭ８２３１より出力されるように変
換データが書込まれる。例えばアダー８２２からの読み
出しアドレスが０ＯＯＯＨ〜０７ＦＦＨであれば、ＲＡ
Ｍ８２３１の出力も０ＯＯＯＨ”０７ＦＦＨになるよう
に変換データを書き込んでおく。次に第１６図に示すよ
うに、様々な部品を扱う場合は、各々の部品管理に対応
して前述のようにＲＡＭ８２３工の内容を書き換えて必
要な物理アドレスを出力するようにする。例えばアドレ
スＡＯ〜Ａ２ＳのうちＡｏ　−Ａｔ　４をそのままとし
、Ａ１ｓ〜Ａ２Ｓを変換テーブル８２３を通してマツピ
ング可能とした場合、第１５図の部品番号３の物理アド
レス０３８０００Ｈを第１６図の部品番号３の物理アド
レス０５００００　ｏになるようにするためには、変換
テーブル８２３のＲＡＭ８２３１のアドレス０Ｏ０７Ｈ
を０ＯＯＡＨに書き換えればよい。他のデータについて
も同様にして順次書き換えれば、第１６図に示すような
物理アドレスにマツピングされる。

本発明者等の具体的に試作例においては、Ｘアドレス、
Ｙアドレス及びＸＷを各々１３ビツトの値で実施し、前
述の式により２６ビツト（この場合画像情報は１０２’
　＝６４Ｍビット、即ち８ドツト／ｍでＡＯまでの画像
を扱える）の−次元アドレスに変換し、更にその上位１
１ビツトを変換テーブル８２３によって論理アドレスを
物理アドレスに変換している。これによって、４にバイ
ト（１バイト−８ビツト）単位でアドレスのマツピング
が可能となり、８ドツト／ｍの場合で２２゜６ａｍ角の
画像を単位として様々なサイズの画像を論理的に扱える
とともに、各種サイズのメモリ領域の占有と解放０分割
９含併等を柔軟に行うことができるようになった。

アドレス変換回路８２は第１４図に示したものに限られ
ない。例えばアドレス変換回路８２全体をＲＡＭやＲＯ
Ｍなどのメモリにより構成することができる。この場合
は様々な画像サイズに合ねせたアドレス変換の値をＣＰ
Ｕ　１等で前述の式により演算して、その値をＲＡＭや
ＲＯＭに書き込　　　　　９．、。

Ａ、ｔ’ａ″′・ｖ）Ｉ′ｆｊ″″″８゛・７８“０８
７　　　　・１ドＬ／２．Ｙ７ド″及Ｕ　Ｘ　Ｗ　Ｌ／
　′２９８３　（７）　ｔ　ｙ　　　　　　′、、。

ト値ＸＷを参照してアドレス変換を行い、その結　　　
　　；”１ 果をインタフェース８０Ｘ、８０Ｙに与える。ま　　　
　　゛、たアドレス変換回路８２内の乗算器８２１も乗
算　　　　　゛器専用ＬＳＩでもよいし、加算器を組合
わせて横　　　　　構成してもよい。

第１８図は乗算器８２１の機能を加算器を用いて実現し
た際のアドレス変換回路８２の動作フローを示したもの
である。この場合は、Ｙアドレスが±１した時に±ｘＷ
を加算して（ＸＷ）Ｘ　（Ｙ）の乗算処理を行った後、
（ＸＷ）Ｘ　（Ｙ）＋　（Ｘ）の加算を行っている。更
に変換テーブル８２３の書き込みは動作中でも動作の前
後でも、何時でも可能である。変換テーブル８２３によ
って変換する単位は、当然ながら装置の性能、仕様、目
的等に応じて適宜設定される。

本発明は上述した実施例に限られるものではない。例え
ば第１９図に示すように、スキャナ・プリンタインタフ
ェース１５や圧縮伸張回路１６を画像バス■にも接続す
るように構成してもよい。

このように構成すれば、拡大縮小回路１１１図形処理回
路１２．スキャナ・プリンタインタフェース１５．圧縮
伸張回路１６が全て二系統の画像バス■及び■に接続さ
れ、おのおのが画像バッファメモリ５１表示メモリ６に
対して空いているバスを使用してアクセスすることが可
能となり、システム全体の柔軟性・高速性が更に増す・
　　　　　　　　　°：また二つの二次元アドレス発生
回路７．８は、　　　　　゛・′） 一体化して一つのモジュールで構成し、その内部で二系
統のメモリ（画像バッファメモリと表示メ　　　　　、
モ１ハまたは一つのメモリ内の転送元と転□送先〉アク
セス制御を行うようにしてもよい。この場合　　　　　
□一つの二次元アドレス発生回路において時分割で画像
バッファメモリ５９表示メモリ６に対するア　　　　　
パドレスを出力するように構成すればよい。またメ　　
　　　“・１モリ間の画像転送時では転送元と転送先の
アドレスを同様にして時分割で各々のメモリに出力すれ
　　　　　“１； ばよい。この時分割の方法としては、アドレス変　　　
　　“、９′換回路８２からの出力段とラッチを二系統
設け、　　　　　；□ 各々の出力時間にラッチされた出力イネーブルし　　　
　　；“てアドレスバスに出力すればよい。これにより
、　　　　　フ二更に装置が小形化され低価格になる。

逆に、二次　　　　　、元アドレス発生回路を３個以上
のモジュールで構　　　　　）成して、高速性、柔軟性
を増すようにしてもよい。　　　　゛また画像バッファ
メモリ５や表示メモリ６が　　　　　　；゛“、 ＩＣメモリではなく、磁気ディスクや光ディスク　　　
　゛；□などのディスクメモリである場合には、二次元
アドレス発生回路７．８から発生されるアドレスはトラ
ック番号やセクタ番号、ディスク番号等の情報により構
成されることになる。この場合にも上記した実施例と同
様にメモリアクセス制御を行うことができる。磁気バブ
ルメモリやホログラムメモリなど更に伯のメモリを用い
た場合も同様である。

また二次元アドレス発生回路７．８の一つと画像バス切
換制御回路１０を組合わせて動作させることにより、直
線、斜線、矩形領域の塗り潰し等の簡易なグラフィック
処理を高速に且つ容易に行うことができる。例えば画像
バス切換制御回路１０に“ＦＯ″（１６進数）というデ
ータを設定しておき、画像バス切換制御回路１０が“Ｆ
　Ｏ”のデータとデータライト制御信号をそれぞれデー
タバス２２及びコントロールバス１９に出力し、二次元
アドレス発生回路８がアドレスバス２０にアドレスを順
次出力していくと、表示メモリ６には線幅４ビツトの直
線を描画することができる。

画像バス切換制御回路１ｏに“８０″のデータをセット
した場合には、線幅１ビツトの直線を描くことができる
。更に“’　Ｆ　Ｆ　”のデータをセットした場合には
、指定した領域を白或いは黒で塗り潰すことができる。

【図面の簡単な説明】

第１図は本発明にかかる文書画像処理装置の一実施例の
全体構成を示す図、第２図はその拡大縮小回路部の構成
を示す図、第３図はその拡大縮小回路での画像譲歩取り
込み部の構成例を示す図、第４図は同じく画像情報送出
部の構成例を示す図、第５図は第１図の構成でのバス構
成例を示す図、第６図は制御信号のタイミングチャート
を示す図、第７図は複数手段での他からの制御信号に対
する応答信号送出部の構成例を示す図、第８図は二次元
アドレス発生回路の基本構成例を示す図、第９図は画像
転送の動作を説明するための図、第１０図はアドレス発
生回路でのアドレス生成のフローを示す図、第１１図（
ａ）〜（ｇ）は画像編集のための各種アクセス制御例を
示す図、第１２図（ａ）〜（ｄ）は通常の一次元アドレ
ス発生の動作を説明するための図、第１３図は本発明の
実施例での具体的な二次元アドレス発生回路の構成例を
示す図、第１４図はそのアドレス変換回路部の構成例を
示す図、第１５図及び第１６図は具体的な登録向（１１
管理の態様を説明するための図、第１７図は第１４図の
変換テーブルの構成例を示す図、第１８図は上記アドレ
ス変換回路での一次元アドレス生成のフローを示す図、
第１９図は他の実施例の文書画像処理装置の構成を示す
図である。 １・・・ＣＰＵ、２・・・ＣＰＵメモリ、３・・・イン
タフェース、４・・・ＣＰＵバス、５・・・画像バッフ
ァメモリ、６・・・表示メモリ、７．８・・・二次元ア
ドレス発生回路、１０・・・縦横変換回路、１１・・・
拡大縮小回路（情報転送媒介手段含む）、１２・・・図
形処理回路、１３・・・スキャナ、１４・・・プリンタ
、１５・・・スキャナ・プリンタインタフェース、１６
・・・圧縮伸張回路、１７・・・画像バス切換制御回路
、１８゜２０・・・アドレスバス、２２，２３．２４．
２６・・・データバス、１９，２１．２５．２７・・・
コントロールバス、３４・・・能動入力動作機構、３５
・・・受動　　　　　゛入力動作機構、３７・・・能動
出力動作機構、３８・・・　　　　４．錫受動出力動作
機構、８２・・・アドレス変換回路、　　　　　　、・
８２３・・・変換テーブル。 出願人代理人　弁理士　鈴江武彦 第２図 入力賽＊′４Ｉ号 第３図 第４図 第５図 第６図 第７図 第９図 第１１図 払送見　　　　　　　　　　　　弊赳先（ａ） 第１４図 第１７図 第１６図 第１８図

Claims (3)

【特許請求の範囲】
1. （１）文書画像情報を一時格納する画像バッファメモリ
   、表示すべき文書画像情報を一時格納する表示メモリ、
   文書画像情報の入出力手段、文書画像情報の転送に供さ
   れる画像バス、およびこれらを管理し制御する制御装置
   を有する文書画像処理装置において、前記画像バッファ
   メモリ及び表示メモリと前記画像バスとの接続を制御す
   る画像バス切換制御回路と、前記画像バスに接続され、
   前記画像バッファメモリおよび表示メモリに対してサイ
   ズの異なる複数の二次元領域に対応して連続した一次元
   アドレスを与えるアクセス制御回路とを備えたことを特
   徴とする文書画像処理装置。
2. （２）前記アクセス制御回路は、任意の二次元領域に対
   応する二次元アドレスを発生させ、これを複数の領域に
   ついて連続する一次元アドレスに変換する回路を有する
   二つの二次元アドレス発生回路から構成されている特許
   請求の範囲第１項記載の文書画像処理装置。
3. （３）前記アクセス制御回路はメモリの物理アドレスと
   論理アドレスを変換する変換テーブルを有する特許請求
   の範囲第１項記載の文書画像処理装置。