JPS6234295B2 - - Google Patents
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- Publication number
- JPS6234295B2 JPS6234295B2 JP55125755A JP12575580A JPS6234295B2 JP S6234295 B2 JPS6234295 B2 JP S6234295B2 JP 55125755 A JP55125755 A JP 55125755A JP 12575580 A JP12575580 A JP 12575580A JP S6234295 B2 JPS6234295 B2 JP S6234295B2
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- JP
- Japan
- Prior art keywords
- transistor
- current
- collector
- base
- circuit
- Prior art date
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Links
- 238000010586 diagram Methods 0.000 description 4
- 238000001514 detection method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
- H03K3/0377—Bistables with hysteresis, e.g. Schmitt trigger
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/06—Receivers
- H04B1/16—Circuits
- H04B1/1607—Supply circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Amplifiers (AREA)
- Manipulation Of Pulses (AREA)
- Noise Elimination (AREA)
- Measurement Of Current Or Voltage (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
この発明は、電源電圧等の変動による影響を可
及的に受けないようにしたヒステリシス回路に関
する。
及的に受けないようにしたヒステリシス回路に関
する。
従来、FM受信機においてステレオ受信状態を
表示するステレオインジケータや選局時の局間雑
音を防止するためのいわゆるFMミユーテイング
回路等は、微少ヒステリシス特性を持たせたスイ
ツチング回路が用いられている。これは、例えば
第１図に示すようなシユミツト・トリガ回路で実
現されている。
表示するステレオインジケータや選局時の局間雑
音を防止するためのいわゆるFMミユーテイング
回路等は、微少ヒステリシス特性を持たせたスイ
ツチング回路が用いられている。これは、例えば
第１図に示すようなシユミツト・トリガ回路で実
現されている。
なお図中Ｑ１，Ｑ２はトランジスタであり、Ｒ
１，Ｒ２，Ｒ３は抵抗で、Ｖiは入力電圧であつ
て、ＶCCは電源である。
１，Ｒ２，Ｒ３は抵抗で、Ｖiは入力電圧であつ
て、ＶCCは電源である。
すなわち、トランジスタＱ１のベースに供給さ
れる入力電圧Ｖiが抵抗Ｒ３にかかる電圧より低
い場合、このトランジスタＱ１は遮断状態にあ
り、またトランジスタＱ２は導通状態にある。
れる入力電圧Ｖiが抵抗Ｒ３にかかる電圧より低
い場合、このトランジスタＱ１は遮断状態にあ
り、またトランジスタＱ２は導通状態にある。
そして、入力電圧Ｖiを徐々に上げて抵抗Ｒ３
にかかる電圧より大きくなると、ただちにトラン
ジスタＱ１は導通し、トランジスタＱ２は遮断す
るようになる。この時のトランジスタＱ１が遮断
状態から導通状態になる時のベースエミツタ電圧
を〔ＶBE1〕ONすれば入力電圧〔Ｖi〕ONは となる。
にかかる電圧より大きくなると、ただちにトラン
ジスタＱ１は導通し、トランジスタＱ２は遮断す
るようになる。この時のトランジスタＱ１が遮断
状態から導通状態になる時のベースエミツタ電圧
を〔ＶBE1〕ONすれば入力電圧〔Ｖi〕ONは となる。
逆に、入力電圧Ｖiを徐々に下げてトランジス
タＱ１が再び遮断状態となる時のトランジスタＱ
１のベースエミツタ電圧〔ＶBE1〕OFFとして入力
電圧〔Ｖi〕OFFを表わせば 〔Ｖi〕OFF＝Ｒ３／Ｒ１＋Ｒ３ＶCC＋〔ＶBE1〕OFF……
…(2) となる。
タＱ１が再び遮断状態となる時のトランジスタＱ
１のベースエミツタ電圧〔ＶBE1〕OFFとして入力
電圧〔Ｖi〕OFFを表わせば 〔Ｖi〕OFF＝Ｒ３／Ｒ１＋Ｒ３ＶCC＋〔ＶBE1〕OFF……
…(2) となる。
ここで、上記ベースエミツタ電圧〔ＶBE1〕ONと
〔ＶBE1〕OFFが等しいものとしてヒステリシス電圧
ＶHを求めてみると となる。
〔ＶBE1〕OFFが等しいものとしてヒステリシス電圧
ＶHを求めてみると となる。
すなわち、(3)式からヒステリシス電圧ＶHは電
源ＶCCの影響を直接受ける状態にある。これは微
少ヒステリシスを得ることが非常に困難であると
共にドリフト等の影響をかなり受けるものであ
る。
源ＶCCの影響を直接受ける状態にある。これは微
少ヒステリシスを得ることが非常に困難であると
共にドリフト等の影響をかなり受けるものであ
る。
したがつて、このように種々の影響を受けるヒ
ステリシス回路を例えばFM受信機のステレオイ
ンジケータとして用いた場合、所定の表示をせず
に誤まつた表示をするおそれが多分になり、もつ
て信頼性の高いヒステリシス回路が要求されてい
た。
ステリシス回路を例えばFM受信機のステレオイ
ンジケータとして用いた場合、所定の表示をせず
に誤まつた表示をするおそれが多分になり、もつ
て信頼性の高いヒステリシス回路が要求されてい
た。
この発明は、上記の事情に鑑みてなされたもの
で、電源、ドリフト等の影響を可及的に小さくす
るようにしたヒステリシス回路を提供することを
目的とする。
で、電源、ドリフト等の影響を可及的に小さくす
るようにしたヒステリシス回路を提供することを
目的とする。
以下、図面を参照してこの発明の一実施例を説
明する。第２図において、入力端INは入力信号
をなるべく可変電流源Ｉ１の負極側および差動増
幅回路を構成する一方のトランジスタＱ１１のベ
ースに接続される。このトランジスタＱ１１はそ
のエミツタが差動対となる他方のトランジスタＱ
１２のエミツタと共通に電流源Ｉ２の一端に接続
され、またそのコレクタが他方のトランジスタＱ
１２のコレクタと共にカレントミラー回路１１内
のダイオードＤのカソード端またはトランジスタ
Ｑ１３のコレクタに接続される。このカレントミ
ラー回路部１１は、トランジスタＱ１３のベー
ス・エミツタ間にダイオードＤのカソード端なら
びにアノード端がそれぞれ接続されるようにして
なるもので、このうちアノード端とエミツタとの
共通接続点は前記電源ＶCCの正極側に接続されて
いる。
明する。第２図において、入力端INは入力信号
をなるべく可変電流源Ｉ１の負極側および差動増
幅回路を構成する一方のトランジスタＱ１１のベ
ースに接続される。このトランジスタＱ１１はそ
のエミツタが差動対となる他方のトランジスタＱ
１２のエミツタと共通に電流源Ｉ２の一端に接続
され、またそのコレクタが他方のトランジスタＱ
１２のコレクタと共にカレントミラー回路１１内
のダイオードＤのカソード端またはトランジスタ
Ｑ１３のコレクタに接続される。このカレントミ
ラー回路部１１は、トランジスタＱ１３のベー
ス・エミツタ間にダイオードＤのカソード端なら
びにアノード端がそれぞれ接続されるようにして
なるもので、このうちアノード端とエミツタとの
共通接続点は前記電源ＶCCの正極側に接続されて
いる。
また、前記トランジスタＱ１２のコレクタは、
電流制限回路ａ、帰還回路ｂおよび出力回路ｃを
それぞれ構成するトランジスタＱ１４，Ｑ１５，
Ｑ１６の共通ベース部分に接続される。そしてこ
れらトランジスタＱ１４，Ｑ１５，Ｑ１６の各コ
レクタはそれぞれ前記電流源Ｉ２の一部、電流源
Ｉ３の一端、および負荷回路１２の一端に対応接
続されている。なお、電流源Ｉ３の一端は前記ト
ランジスタＱ１２のベースに接続されている。
電流制限回路ａ、帰還回路ｂおよび出力回路ｃを
それぞれ構成するトランジスタＱ１４，Ｑ１５，
Ｑ１６の共通ベース部分に接続される。そしてこ
れらトランジスタＱ１４，Ｑ１５，Ｑ１６の各コ
レクタはそれぞれ前記電流源Ｉ２の一部、電流源
Ｉ３の一端、および負荷回路１２の一端に対応接
続されている。なお、電流源Ｉ３の一端は前記ト
ランジスタＱ１２のベースに接続されている。
一方、前記差動対トランジスタＱ１１，Ｑ１２
のベースには電位差検出回路１３を構成するバイ
アス電源VBYの正極側が抵抗Ｒ４または抵抗Ｒ
５を介して接続されている。
のベースには電位差検出回路１３を構成するバイ
アス電源VBYの正極側が抵抗Ｒ４または抵抗Ｒ
５を介して接続されている。
なお、前記トランジスタＱ１４，Ｑ１５，Ｑ１
６の各エミツタには前記電源ＶCCの正極側が、ま
た前記電流源Ｉ１，Ｉ２，Ｉ３の各他端、バイア
ス電源VBYの負極側および負荷回路１２の他端
には同電源ＶCCの負極側がそれぞれ接続されてい
る。
６の各エミツタには前記電源ＶCCの正極側が、ま
た前記電流源Ｉ１，Ｉ２，Ｉ３の各他端、バイア
ス電源VBYの負極側および負荷回路１２の他端
には同電源ＶCCの負極側がそれぞれ接続されてい
る。
このように構成されるヒステリシス回路におい
て、各トランジスタＱ１１〜Ｑ１６の電流利得ｈ
feは十分に大きく、またコレクタ電流に対しベー
ス電流は無視できるものとする。さらにカレント
ミラー回路１１のトランジスタＱ１３は導通状態
にあるとする。
て、各トランジスタＱ１１〜Ｑ１６の電流利得ｈ
feは十分に大きく、またコレクタ電流に対しベー
ス電流は無視できるものとする。さらにカレント
ミラー回路１１のトランジスタＱ１３は導通状態
にあるとする。
先ず、可変電流源Ｉ１を可変させることにより
差動対で構成される一方のトランジスタＱ１１の
ベース電圧VB１が他方のトランジスタＱ１２の
ベース電圧VB２より大きくなされた場合（ベー
ス・エミツタ電圧ΔVBE＞０）について説明す
る。すなわち、差動対トランジスタＱ１１，Ｑ１
２の各コレクタ電流IC１，IC２は IC1＞IC2 ………(1) の関係にある。このうちコレクタ電流IC２は、
カレントミラー回路１１内の、トランジスタＱ１
３のコレクタ電流IC３と等しい状態にある。
差動対で構成される一方のトランジスタＱ１１の
ベース電圧VB１が他方のトランジスタＱ１２の
ベース電圧VB２より大きくなされた場合（ベー
ス・エミツタ電圧ΔVBE＞０）について説明す
る。すなわち、差動対トランジスタＱ１１，Ｑ１
２の各コレクタ電流IC１，IC２は IC1＞IC2 ………(1) の関係にある。このうちコレクタ電流IC２は、
カレントミラー回路１１内の、トランジスタＱ１
３のコレクタ電流IC３と等しい状態にある。
このため、共通ベースで構成されるトランジス
タＱ１４，Ｑ１５，Ｑ１６のベース電流IBは IB＝IC2−IC3＝０ ………(2) となる。ゆえに、トランジスタＱ１４，Ｑ１５，
Ｑ１６はすべて遮断状態にあり、各コレクタ電流
IC４，IC５，IC６は零となつて負荷回路１２に
は出力電流が流れない。
タＱ１４，Ｑ１５，Ｑ１６のベース電流IBは IB＝IC2−IC3＝０ ………(2) となる。ゆえに、トランジスタＱ１４，Ｑ１５，
Ｑ１６はすべて遮断状態にあり、各コレクタ電流
IC４，IC５，IC６は零となつて負荷回路１２に
は出力電流が流れない。
なお、この状態におけるトランジスタＱ１２の
ベース電圧VB２を〔VB2〕OFFとして表わせば 〔VB2〕＝VBY−I3・R5 ………(3) となる。
ベース電圧VB２を〔VB2〕OFFとして表わせば 〔VB2〕＝VBY−I3・R5 ………(3) となる。
次に、可変電流源Ｉ１の電流値が徐々に増幅し
てトランジスタＱ１１のベース電圧VB１（VBY
−Ｉ１・Ｒ４）がトランジスタＱ１２のベース電
圧VB２より少しでも下がつた場合について説明
する（ΔVBE＜０）。この場合の電流値を〔I1〕ON
と表わせば 〔I1〕ON＝ Ｒ５ Ｒ４I3 ………(4) となる。
てトランジスタＱ１１のベース電圧VB１（VBY
−Ｉ１・Ｒ４）がトランジスタＱ１２のベース電
圧VB２より少しでも下がつた場合について説明
する（ΔVBE＜０）。この場合の電流値を〔I1〕ON
と表わせば 〔I1〕ON＝ Ｒ５ Ｒ４I3 ………(4) となる。
すると、この差動対トランジスタＱ１１，Ｑ１
２の各コレクタ電流IC１，IC２は IC1＜IC2 ………(5) の関係にある。また、カレントミラー回路１１の
トランジスタＱ１３のコレクタに流入するコレク
タ電流IC３は、上記コレクタ電流IC１に等しい
状態にある。
２の各コレクタ電流IC１，IC２は IC1＜IC2 ………(5) の関係にある。また、カレントミラー回路１１の
トランジスタＱ１３のコレクタに流入するコレク
タ電流IC３は、上記コレクタ電流IC１に等しい
状態にある。
したがつて、他方のトランジスタＱ１２のコレ
クタから得られる出力電圧IBは IB＝IC2−IC3＞０ ………(6) となる。するとトランジスタＱ１４，Ｑ１５，Ｑ
１６はそれぞれ導通状態になる一方、各コレクタ
からコレクタ電流IC４，IC５，IC６が流れ始め
る。このことによりトランジスタＱ１２およびＱ
１５とで正帰還回路を形成し、さらにトランジス
タＱ１４，Ｑ１５，Ｑ１６のコレクタ電流IC
４，IC５，IC６はそれぞれ増加する。ところが
トランジスタＱ１４のコレクタが前記差動対トラ
ンジスタＱ１１，Ｑ１２のエミツタへ接続されて
いるためコレクタ電流IC４と電流源Ｉ２との電
流値とが等しくなつた場合に帰還電流は一定す
る。そして、トランジスタＱ１４〜Ｑ１６の各コ
レクタ電流IC４〜IC６は、IC４＝IC５＝IC６と
あるためこのうちコレクタ電流IC６は上記電流
源Ｉ２に等しい値となる。この状態を図に表わせ
ば第３図のようになる。すなわち、第３図のＡ点
まで電流源Ｉ１（前記４式）を上げていくとこの
Ａ点まで零であつたコレクタ電流IC６は電流源
Ｉ２の電流値と同じ値となつて回路電流IC６と
して流れるようになる。以降、この回路電流IC
６は電流源Ｉ１の電流を増加させても同様な値で
流れる。
クタから得られる出力電圧IBは IB＝IC2−IC3＞０ ………(6) となる。するとトランジスタＱ１４，Ｑ１５，Ｑ
１６はそれぞれ導通状態になる一方、各コレクタ
からコレクタ電流IC４，IC５，IC６が流れ始め
る。このことによりトランジスタＱ１２およびＱ
１５とで正帰還回路を形成し、さらにトランジス
タＱ１４，Ｑ１５，Ｑ１６のコレクタ電流IC
４，IC５，IC６はそれぞれ増加する。ところが
トランジスタＱ１４のコレクタが前記差動対トラ
ンジスタＱ１１，Ｑ１２のエミツタへ接続されて
いるためコレクタ電流IC４と電流源Ｉ２との電
流値とが等しくなつた場合に帰還電流は一定す
る。そして、トランジスタＱ１４〜Ｑ１６の各コ
レクタ電流IC４〜IC６は、IC４＝IC５＝IC６と
あるためこのうちコレクタ電流IC６は上記電流
源Ｉ２に等しい値となる。この状態を図に表わせ
ば第３図のようになる。すなわち、第３図のＡ点
まで電流源Ｉ１（前記４式）を上げていくとこの
Ａ点まで零であつたコレクタ電流IC６は電流源
Ｉ２の電流値と同じ値となつて回路電流IC６と
して流れるようになる。以降、この回路電流IC
６は電流源Ｉ１の電流を増加させても同様な値で
流れる。
なお、前記トランジスタＱ１４〜Ｑ１６が導通
状態になつた場合のトランジスタＱ１２のベース
電圧を〔VB2〕ONとして表わせば 〔VB2〕ON＝VBY−（I1−I2）R5 …(7) のように新らたに設定される。
状態になつた場合のトランジスタＱ１２のベース
電圧を〔VB2〕ONとして表わせば 〔VB2〕ON＝VBY−（I1−I2）R5 …(7) のように新らたに設定される。
また、上述した状態から可変電流源Ｉ１の電流
値が徐々に下げられた場合について説明する。可
変電流源Ｉ１を徐々に下げていき第３図A′点す
なわち前記(4)の値まで下がつたとする。しかし、
この時のトランジスタＱ１１のベース電圧VB１
（VBY−Ｉ１・Ｒ４）は上記(7)式の値よりも小さ
いため引き続きトランジスタＱ１４，Ｑ１５，Ｑ
１６は各々導通状態にある。
値が徐々に下げられた場合について説明する。可
変電流源Ｉ１を徐々に下げていき第３図A′点す
なわち前記(4)の値まで下がつたとする。しかし、
この時のトランジスタＱ１１のベース電圧VB１
（VBY−Ｉ１・Ｒ４）は上記(7)式の値よりも小さ
いため引き続きトランジスタＱ１４，Ｑ１５，Ｑ
１６は各々導通状態にある。
さらに電流源Ｉ１の電流値を下げてトランジス
タＱ１１のベース電圧VB１が前記(7)式の値より
少しでも上がる（ΔVBE＞０）と、差動対トラ
ンジスタＱ１１，Ｑ１２のコレクタ電流IC１，
IC２は再び前記(1)式の関係にされる。そして、
コレクタ電流IC２はカレントミラー回路１１内
で飽和状態にあるトランジスタＱ１３のコレクタ
電流IC３と等しくなることによつてトランジス
タＱ１４，Ｑ１５，Ｑ１６のベース電流IBは前
記(2)式のようにされる。これらトランジスタＱ１
４〜Ｑ１６はすべて遮断状態となり各コレクタ電
流IC４，IC５，IC６は零とされる。この状態の
可変電流Ｉ１の電流値を〔I1〕OFFと表わせば 〔I1〕OFF＝Ｒ５／Ｒ４（I3−I2） ………(8) となる。また、同様にして第３図にこの状態を示
せばＢ点の位置で回路電流IC６が急激的に零と
なる。
タＱ１１のベース電圧VB１が前記(7)式の値より
少しでも上がる（ΔVBE＞０）と、差動対トラ
ンジスタＱ１１，Ｑ１２のコレクタ電流IC１，
IC２は再び前記(1)式の関係にされる。そして、
コレクタ電流IC２はカレントミラー回路１１内
で飽和状態にあるトランジスタＱ１３のコレクタ
電流IC３と等しくなることによつてトランジス
タＱ１４，Ｑ１５，Ｑ１６のベース電流IBは前
記(2)式のようにされる。これらトランジスタＱ１
４〜Ｑ１６はすべて遮断状態となり各コレクタ電
流IC４，IC５，IC６は零とされる。この状態の
可変電流Ｉ１の電流値を〔I1〕OFFと表わせば 〔I1〕OFF＝Ｒ５／Ｒ４（I3−I2） ………(8) となる。また、同様にして第３図にこの状態を示
せばＢ点の位置で回路電流IC６が急激的に零と
なる。
なお、この状態におけるトランジスタＱ１２の
ベース電圧VB２は前記(3)式のように設定され
る。
ベース電圧VB２は前記(3)式のように設定され
る。
この時のヒステリシス電流ＩHは、前記(4)、(8)
式より ＩH＝〔Ｉ１〕ＯＦＦ／〔Ｉ１〕ＯＮ＝Ｉ３−Ｉ２／
Ｉ３………(9) となる。
式より ＩH＝〔Ｉ１〕ＯＦＦ／〔Ｉ１〕ＯＮ＝Ｉ３−Ｉ２／
Ｉ３………(9) となる。
すなわち、前記(9)式で明らかなようにヒステリ
シス電流は電源VCCの影響を受けないと共に、
入力段に差動増幅回路を構成しているためドリフ
トの影響も極めて小さいものである。また、抵抗
Ｒ４，Ｒ５の相対値等が周囲温度に対して常に一
定になるような補正を行なえば温度による依存性
もなくなる。したがつてFMミユーテイング回路
のように微少ヒステリシス特性を持たせたスイツ
チング回路に充分その効果が発揮されると共に、
微少なヒステリシスに限らずヒステリシス特性を
必要とする回路たとえばデジタル回路における波
形整形回路等すべてに適用することができる。特
に、抵抗比と電流比とでヒステリシス特性を決定
し得るので、例えば抵抗比を制御してヒステリシ
ス値を変えることなく、オンオフレベルを変更で
きるようになり、集積回路化に好適するものであ
る。この場合特に、モノリシツク、バイポーラ形
等の集積回路においては電圧駆動方式より電流駆
動方式のほうが適するものである。
シス電流は電源VCCの影響を受けないと共に、
入力段に差動増幅回路を構成しているためドリフ
トの影響も極めて小さいものである。また、抵抗
Ｒ４，Ｒ５の相対値等が周囲温度に対して常に一
定になるような補正を行なえば温度による依存性
もなくなる。したがつてFMミユーテイング回路
のように微少ヒステリシス特性を持たせたスイツ
チング回路に充分その効果が発揮されると共に、
微少なヒステリシスに限らずヒステリシス特性を
必要とする回路たとえばデジタル回路における波
形整形回路等すべてに適用することができる。特
に、抵抗比と電流比とでヒステリシス特性を決定
し得るので、例えば抵抗比を制御してヒステリシ
ス値を変えることなく、オンオフレベルを変更で
きるようになり、集積回路化に好適するものであ
る。この場合特に、モノリシツク、バイポーラ形
等の集積回路においては電圧駆動方式より電流駆
動方式のほうが適するものである。
なお、差動対トランジスタＱ１１，Ｑ１２を
NPN形のトランジスタで構成したPNP形のトラ
ンジスタでも可能であり、その他カレントミラー
回路１１およびトランジスタＱ１４，Ｑ１５，Ｑ
１６は例えばマルチコレクタあるいはマルチエミ
ツタ形のトランジスタ回路で構成すればより少な
い素子数で構成することができると共に、スペー
スを不必要にとらないという利点がある。その他
この発明の要旨を逸脱しない範囲で種々変形や適
用が可能であることは言う迄もない。
NPN形のトランジスタで構成したPNP形のトラ
ンジスタでも可能であり、その他カレントミラー
回路１１およびトランジスタＱ１４，Ｑ１５，Ｑ
１６は例えばマルチコレクタあるいはマルチエミ
ツタ形のトランジスタ回路で構成すればより少な
い素子数で構成することができると共に、スペー
スを不必要にとらないという利点がある。その他
この発明の要旨を逸脱しない範囲で種々変形や適
用が可能であることは言う迄もない。
以上、詳述したようにこの発明によれば、この
電位差に応じて電源、ドリフト等の影響を可及的
に小さくするようにしたヒステリシス回路を提供
することができる。
電位差に応じて電源、ドリフト等の影響を可及的
に小さくするようにしたヒステリシス回路を提供
することができる。
第１図は従来のヒステリシス回路図、第２図は
この発明に係るヒステリシス回路の一実施例を示
す回路図、第３図は第２図のヒステリシス回路の
ヒステリシス特性を示す図である。 Ｑ１１，Ｑ１２……差動対トランジスタ、１１
……カレントミラー回路、１２……負荷回路、１
３……電位差検出回路、ａ……電流制限回路、ｂ
……帰還回路、ｃ……負荷回路、Ｉ１……可変電
流源、Ｉ２，Ｉ３……電流源。
この発明に係るヒステリシス回路の一実施例を示
す回路図、第３図は第２図のヒステリシス回路の
ヒステリシス特性を示す図である。 Ｑ１１，Ｑ１２……差動対トランジスタ、１１
……カレントミラー回路、１２……負荷回路、１
３……電位差検出回路、ａ……電流制限回路、ｂ
……帰還回路、ｃ……負荷回路、Ｉ１……可変電
流源、Ｉ２，Ｉ３……電流源。
Claims (1)
- １ 一方のトランジスタのベースが入力信号源に
接続され且つ他方のトランジスタのベースが電流
源に接続された差動対トランジスタと、この差動
対トランジスタの共通エミツタと他方のトランジ
スタのコレクタとにコレクタ−ベースが対応して
接続された電流制限用トランジスタと、前記他方
のトランジスタのコレクタ−ベースにベース−コ
レクタが対応して接続された正帰還用トランジス
タとを具備し、前記他方のトランジスタのコレク
タからヒステリシス特性を有した出力を導出して
なることを特徴とするヒステリシス回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55125755A JPS5750139A (en) | 1980-09-10 | 1980-09-10 | Hysteresis circuit |
| US06/299,227 US4408132A (en) | 1980-09-10 | 1981-09-03 | Hysteresis circuit |
| DE3135722A DE3135722C2 (de) | 1980-09-10 | 1981-09-09 | Hystereseschaltung |
| GB8127349A GB2084419B (en) | 1980-09-10 | 1981-09-10 | Hysteresis circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55125755A JPS5750139A (en) | 1980-09-10 | 1980-09-10 | Hysteresis circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5750139A JPS5750139A (en) | 1982-03-24 |
| JPS6234295B2 true JPS6234295B2 (ja) | 1987-07-25 |
Family
ID=14918005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55125755A Granted JPS5750139A (en) | 1980-09-10 | 1980-09-10 | Hysteresis circuit |
Country Status (4)
| Country | Link |
|---|---|
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| JP (1) | JPS5750139A (ja) |
| DE (1) | DE3135722C2 (ja) |
| GB (1) | GB2084419B (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
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Family Cites Families (5)
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-
1981
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- 1981-09-10 GB GB8127349A patent/GB2084419B/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
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| GB2084419B (en) | 1984-05-23 |
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