JPH05233371A - Ｃｐｕ装置 - Google Patents
Ｃｐｕ装置Info
- Publication number
- JPH05233371A JPH05233371A JP4036697A JP3669792A JPH05233371A JP H05233371 A JPH05233371 A JP H05233371A JP 4036697 A JP4036697 A JP 4036697A JP 3669792 A JP3669792 A JP 3669792A JP H05233371 A JPH05233371 A JP H05233371A
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- JP
- Japan
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- cpu
- sub
- monitoring
- pulse
- interrupt
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- Pending
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- 238000012544 monitoring process Methods 0.000 claims abstract description 65
- 238000001514 detection method Methods 0.000 claims description 29
- 230000009977 dual effect Effects 0.000 claims description 29
- 239000013256 coordination polymer Substances 0.000 claims description 9
- 230000002159 abnormal effect Effects 0.000 claims description 7
- 230000004044 response Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000005856 abnormality Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
- Bus Control (AREA)
- Hardware Redundancy (AREA)
Abstract
(57)【要約】
【目的】 複数個のサブＣＰＵの監視を時分割で行うこ
とにより、ＣＰＵ監視回路の規模を縮小することを目的
とする。 【構成】 ＣＰＵ監視部４は、サブＣＰＵ部を識別でき
る個数の監視パルスを発生する監視パルス発生回路５を
備え、サブＣＰＵ部２、３のおのおのは、この監視パル
スにより動作し、カウンタ値が自カウンタが属するサブ
ＣＰＵ部を示すときに割込み回路を駆動してＣＰＵに割
込みをかけるカウンタ６、１０を含むことを特徴とす
る。
とにより、ＣＰＵ監視回路の規模を縮小することを目的
とする。 【構成】 ＣＰＵ監視部４は、サブＣＰＵ部を識別でき
る個数の監視パルスを発生する監視パルス発生回路５を
備え、サブＣＰＵ部２、３のおのおのは、この監視パル
スにより動作し、カウンタ値が自カウンタが属するサブ
ＣＰＵ部を示すときに割込み回路を駆動してＣＰＵに割
込みをかけるカウンタ６、１０を含むことを特徴とす
る。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＰＵ回路の監視手段
に利用する。特に、メインＣＰＵと複数のサブＣＰＵと
の間でのＣＰＵ監視手段に関する。
に利用する。特に、メインＣＰＵと複数のサブＣＰＵと
の間でのＣＰＵ監視手段に関する。
【０００２】
【従来の技術】従来例は、図２に示すように、ＣＰＵと
割込み回路と出力ポートとを有するメインＣＰＵ部と、
ＣＰＵとデュアルポートメモリと割込み回路とを有する
サブＣＰＵと、監視パルス発生回路と反転パルス検出回
路とを有するＣＰＵ監視部とから構成され、監視パルス
発生回路でサブＣＰＵ部に割込みをかけ、この割込みに
よりサブＣＰＵ部のＣＰＵがデュアルポートメモリを介
してメインＣＰＵ部に割込みをかけ、この割込みにより
メインＣＰＵ部のＣＰＵが出力ポートに反転パルスを出
力し、反転パルス検出回路がこの反転パルスの検出を行
うことにより、ＣＰＵの監視を行っていた。
割込み回路と出力ポートとを有するメインＣＰＵ部と、
ＣＰＵとデュアルポートメモリと割込み回路とを有する
サブＣＰＵと、監視パルス発生回路と反転パルス検出回
路とを有するＣＰＵ監視部とから構成され、監視パルス
発生回路でサブＣＰＵ部に割込みをかけ、この割込みに
よりサブＣＰＵ部のＣＰＵがデュアルポートメモリを介
してメインＣＰＵ部に割込みをかけ、この割込みにより
メインＣＰＵ部のＣＰＵが出力ポートに反転パルスを出
力し、反転パルス検出回路がこの反転パルスの検出を行
うことにより、ＣＰＵの監視を行っていた。
【０００３】
【発明が解決しようとする課題】このような従来例で
は、サブＣＰＵとメインＣＰＵとを組み合わせて監視し
ているので、図３に示すように、Ｎ個のサブＣＰＵ部を
有する場合には監視パルス発生回路および反転パルス検
出回路のＮ組とＮ個の反転パルス検出回路のオアをとる
回路とが必要になり、回路および制御線が増加する欠点
があった。
は、サブＣＰＵとメインＣＰＵとを組み合わせて監視し
ているので、図３に示すように、Ｎ個のサブＣＰＵ部を
有する場合には監視パルス発生回路および反転パルス検
出回路のＮ組とＮ個の反転パルス検出回路のオアをとる
回路とが必要になり、回路および制御線が増加する欠点
があった。
【０００４】本発明は、このような欠点を除去するもの
で、複数個のサブＣＰＵの監視を時分割で行う手段をも
つＣＰＵ装置を提供することを目的とする。
で、複数個のサブＣＰＵの監視を時分割で行う手段をも
つＣＰＵ装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は、メインＣＰＵ
部と、複数個のサブＣＰＵ部と、このサブＣＰＵ部に監
視パルスを与える監視パルス発生回路を含むＣＰＵ監視
部とを備え、上記サブＣＰＵ部は、デュアルポートメモ
リと与えられた割込みに応じてこのデュアルポートメモ
リを介してメインＣＰＵ部に割込みをかける第一ＣＰＵ
とを含み、上記メインＣＰＵ部は、出力ポートおよび上
記第一ＣＰＵからの割込みに応じてこの出力ポートを介
して上記ＣＰＵ監視部に反転パルスを出力する第二ＣＰ
Ｕを含み、上記ＣＰＵ監視部は、上記第二ＣＰＵからの
反転パルスを検出時間内に検出するときに正常を、検出
時間内に検出しないときに異常を示す監視結果を出力す
る反転パルス検出回路を含むＣＰＵ装置において、上記
監視パルス発生回路は、上記サブＣＰＵ部のそれぞれに
固有な個数の監視パルスを発生する手段を含み、上記サ
ブＣＰＵ部の各々は、上記監視パルス発生回路からの監
視パルスの個数を計数してその計数値が自カウンタが属
するサブＣＰＵ部を示すときに自部に属する第一ＣＰＵ
に割込みをかけるカウンタを含むことを特徴とする。
部と、複数個のサブＣＰＵ部と、このサブＣＰＵ部に監
視パルスを与える監視パルス発生回路を含むＣＰＵ監視
部とを備え、上記サブＣＰＵ部は、デュアルポートメモ
リと与えられた割込みに応じてこのデュアルポートメモ
リを介してメインＣＰＵ部に割込みをかける第一ＣＰＵ
とを含み、上記メインＣＰＵ部は、出力ポートおよび上
記第一ＣＰＵからの割込みに応じてこの出力ポートを介
して上記ＣＰＵ監視部に反転パルスを出力する第二ＣＰ
Ｕを含み、上記ＣＰＵ監視部は、上記第二ＣＰＵからの
反転パルスを検出時間内に検出するときに正常を、検出
時間内に検出しないときに異常を示す監視結果を出力す
る反転パルス検出回路を含むＣＰＵ装置において、上記
監視パルス発生回路は、上記サブＣＰＵ部のそれぞれに
固有な個数の監視パルスを発生する手段を含み、上記サ
ブＣＰＵ部の各々は、上記監視パルス発生回路からの監
視パルスの個数を計数してその計数値が自カウンタが属
するサブＣＰＵ部を示すときに自部に属する第一ＣＰＵ
に割込みをかけるカウンタを含むことを特徴とする。
【０００６】
【作用】ＣＰＵ監視部の監視パルス発生回路は、監視パ
ルスを発生する。サブＣＰＵ部のカウンタは、この監視
パルスにより動作し、カウンタ値が自カウンタが属する
サブＣＰＵ部を示すときに割込み回路を駆動してＣＰＵ
に割込みをかけると、ＣＰＵはデュアルポートメモリに
監視パルスによる割込み情報を書き込み、メインＣＰＵ
部に割込みをかける。メインＣＰＵ部の割込み回路は、
各サブＣＰＵ部からの割込みをＣＰＵに伝達する。ＣＰ
Ｕは、割込みに対応するデュアルポートメモリの内容を
確認し、監視パルスによる割込みのときは出力ポートに
反転パルスを出力する。ＣＰＵ監視部の反転パルス回路
は、反転パルスを検出時間内に検出すると正常を、検出
時間内に検出しないと異常を示す監視結果を出力する。
ルスを発生する。サブＣＰＵ部のカウンタは、この監視
パルスにより動作し、カウンタ値が自カウンタが属する
サブＣＰＵ部を示すときに割込み回路を駆動してＣＰＵ
に割込みをかけると、ＣＰＵはデュアルポートメモリに
監視パルスによる割込み情報を書き込み、メインＣＰＵ
部に割込みをかける。メインＣＰＵ部の割込み回路は、
各サブＣＰＵ部からの割込みをＣＰＵに伝達する。ＣＰ
Ｕは、割込みに対応するデュアルポートメモリの内容を
確認し、監視パルスによる割込みのときは出力ポートに
反転パルスを出力する。ＣＰＵ監視部の反転パルス回路
は、反転パルスを検出時間内に検出すると正常を、検出
時間内に検出しないと異常を示す監視結果を出力する。
【０００７】
【実施例】以下、本発明の一実施例を図面を参照して説
明する。図１にこの実施例の構成を示す。この実施例
は、図１に示すように、メインＣＰＵ部１と、第１サブ
ＣＰＵ部２から第ＮサブＣＰＵ部３のＮ個のサブＣＰＵ
部と、ＣＰＵ監視部４とから構成される。すなわち、こ
の実施例は、図１に示すように、メインＣＰＵ部１と、
複数個の第１サブＣＰＵ部２と、この第１サブＣＰＵ部
２に監視パルスを与える監視パルス発生回路５を含むＣ
ＰＵ監視部４とを備え、サブＣＰＵ部２および３は、デ
ュアルポートメモリ９と与えられた割込みに応じてこの
デュアルポートメモリ９を介してメインＣＰＵ部１に割
込みをかけるＣＰＵ８とを含み、メインＣＰＵ部１は、
出力ポート１６および上記ＣＰＵ８からの割込みに応じ
てこの出力ポート１６を介して上記ＣＰＵ監視部４に反
転パルスを出力するＣＰＵ１５を含み、ＣＰＵ監視部４
は、反転パルスを検出時間内に検出すると正常を、検出
時間内に検出しないと異常を示す監視結果を出力する反
転パルス検出回路１７を含み、さらに、本発明の特徴と
する手段として、監視パルス発生回路５は、第１サブＣ
ＰＵ部２のそれぞれに固有な個数の監視パルスを発生す
る手段を含み、第１サブＣＰＵ部２および第ＮサブＣＰ
Ｕ部３は、監視パルス発生回路５からの監視パルスの個
数を計数してその計数値が自カウンタが属するサブＣＰ
Ｕ部を示すときに自部に属するＣＰＵ８に割込みをかけ
るカウンタ１０を含む。
明する。図１にこの実施例の構成を示す。この実施例
は、図１に示すように、メインＣＰＵ部１と、第１サブ
ＣＰＵ部２から第ＮサブＣＰＵ部３のＮ個のサブＣＰＵ
部と、ＣＰＵ監視部４とから構成される。すなわち、こ
の実施例は、図１に示すように、メインＣＰＵ部１と、
複数個の第１サブＣＰＵ部２と、この第１サブＣＰＵ部
２に監視パルスを与える監視パルス発生回路５を含むＣ
ＰＵ監視部４とを備え、サブＣＰＵ部２および３は、デ
ュアルポートメモリ９と与えられた割込みに応じてこの
デュアルポートメモリ９を介してメインＣＰＵ部１に割
込みをかけるＣＰＵ８とを含み、メインＣＰＵ部１は、
出力ポート１６および上記ＣＰＵ８からの割込みに応じ
てこの出力ポート１６を介して上記ＣＰＵ監視部４に反
転パルスを出力するＣＰＵ１５を含み、ＣＰＵ監視部４
は、反転パルスを検出時間内に検出すると正常を、検出
時間内に検出しないと異常を示す監視結果を出力する反
転パルス検出回路１７を含み、さらに、本発明の特徴と
する手段として、監視パルス発生回路５は、第１サブＣ
ＰＵ部２のそれぞれに固有な個数の監視パルスを発生す
る手段を含み、第１サブＣＰＵ部２および第ＮサブＣＰ
Ｕ部３は、監視パルス発生回路５からの監視パルスの個
数を計数してその計数値が自カウンタが属するサブＣＰ
Ｕ部を示すときに自部に属するＣＰＵ８に割込みをかけ
るカウンタ１０を含む。
【０００８】次に、この実施例の動作を説明する。監視
パルス発生回路５が監視パルスを発生し、第１サブＣＰ
Ｕ部２から第ＮサブＣＰＵ部３までのＮ個のサブＣＰＵ
部に割込みをかける。第１サブＣＰＵ部２のカウンタ６
は監視パルスにより動作し、カウンタ値が第１サブＣＰ
Ｕ部２を示す場合に割込み回路７を駆動してＣＰＵ８に
割込みをかけ、ＣＰＵ８はデュアルポートメモリ９に監
視パルスによる割込み情報を書き込み、メインＣＰＵ部
１に割込みをかける。第ＮサブＣＰＵ部３のカウンタ１
０は監視パルスにより動作し、カウンタ値が第ＮサブＣ
ＰＵ部３を示す場合に割込み回路１１を駆動してＣＰＵ
１２に割込みをかけ、ＣＰＵ１２はデュアルポートメモ
リ１３に監視パルスによる割込み情報を書き込み、メイ
ンＣＰＵ部１に割込みをかける。メインＣＰＵ部１の割
込回路１４は第１サブＣＰＵ部２から第ＮサブＣＰＵ部
３までのＮ個の割込みをＣＰＵ１５に伝達し、ＣＰＵ１
５は割込みに対応するデュアルポートメモリの内容を確
認し、監視パルスによる割込みの場合に出力ポート１６
に反転パルスを出力する。反転パルス検出回路１７は、
前記反転パルスを検出時間内に検出した場合には正常
を、検出時間内に検出しなかった場合には異常を監視結
果１８として出力する。
パルス発生回路５が監視パルスを発生し、第１サブＣＰ
Ｕ部２から第ＮサブＣＰＵ部３までのＮ個のサブＣＰＵ
部に割込みをかける。第１サブＣＰＵ部２のカウンタ６
は監視パルスにより動作し、カウンタ値が第１サブＣＰ
Ｕ部２を示す場合に割込み回路７を駆動してＣＰＵ８に
割込みをかけ、ＣＰＵ８はデュアルポートメモリ９に監
視パルスによる割込み情報を書き込み、メインＣＰＵ部
１に割込みをかける。第ＮサブＣＰＵ部３のカウンタ１
０は監視パルスにより動作し、カウンタ値が第ＮサブＣ
ＰＵ部３を示す場合に割込み回路１１を駆動してＣＰＵ
１２に割込みをかけ、ＣＰＵ１２はデュアルポートメモ
リ１３に監視パルスによる割込み情報を書き込み、メイ
ンＣＰＵ部１に割込みをかける。メインＣＰＵ部１の割
込回路１４は第１サブＣＰＵ部２から第ＮサブＣＰＵ部
３までのＮ個の割込みをＣＰＵ１５に伝達し、ＣＰＵ１
５は割込みに対応するデュアルポートメモリの内容を確
認し、監視パルスによる割込みの場合に出力ポート１６
に反転パルスを出力する。反転パルス検出回路１７は、
前記反転パルスを検出時間内に検出した場合には正常
を、検出時間内に検出しなかった場合には異常を監視結
果１８として出力する。
【０００９】次にＮ＝２の場合での動作タイミングにつ
いて説明する。図４にＣＰＵ動作が正常な場合のタイミ
ング例を示す。第１サブＣＰＵ部のカウンタは監視パル
ス１９により動作し、第１サブＣＰＵ部と第２サブＣＰ
Ｕ部に対応するカウンタ値２０をとり、第１サブＣＰＵ
部に対応するタイミングでカウンタ割込み２１を発生す
る。第１サブＣＰＵ部のＣＰＵはこの割込みによりメイ
ンＣＰＵ部に対してデュアルポートメモリ割込み２２を
かける。第２サブＣＰＵ部のカウンタは監視パルス２３
により動作し、第１サブＣＰＵ部と第２サブＣＰＵ部に
対応するカウンタ値２４をとり、第２サブＣＰＵ部に対
応するタイミングでカウンタ割込み２５を発生する。第
２サブＣＰＵ部のＣＰＵはこの割込みによりメインＣＰ
Ｕ部に対してデュアルポートメモリ割込み２６をかけ
る。この二つのデュアルポートメモリ割込みはメインＣ
ＰＵ部に対してデュアルポートメモリ割込み２７とな
り、メインＣＰＵ部のＣＰＵは出力ポートから反転パル
ス２８を出力する。ＣＰＵ監視部の反転パルス検出回路
はこの反転パルス２８の反転パルス検出タイミング２９
を検出し、検出時間３０内に検出すると監視結果１８に
正常な監視結果３１を出力する。
いて説明する。図４にＣＰＵ動作が正常な場合のタイミ
ング例を示す。第１サブＣＰＵ部のカウンタは監視パル
ス１９により動作し、第１サブＣＰＵ部と第２サブＣＰ
Ｕ部に対応するカウンタ値２０をとり、第１サブＣＰＵ
部に対応するタイミングでカウンタ割込み２１を発生す
る。第１サブＣＰＵ部のＣＰＵはこの割込みによりメイ
ンＣＰＵ部に対してデュアルポートメモリ割込み２２を
かける。第２サブＣＰＵ部のカウンタは監視パルス２３
により動作し、第１サブＣＰＵ部と第２サブＣＰＵ部に
対応するカウンタ値２４をとり、第２サブＣＰＵ部に対
応するタイミングでカウンタ割込み２５を発生する。第
２サブＣＰＵ部のＣＰＵはこの割込みによりメインＣＰ
Ｕ部に対してデュアルポートメモリ割込み２６をかけ
る。この二つのデュアルポートメモリ割込みはメインＣ
ＰＵ部に対してデュアルポートメモリ割込み２７とな
り、メインＣＰＵ部のＣＰＵは出力ポートから反転パル
ス２８を出力する。ＣＰＵ監視部の反転パルス検出回路
はこの反転パルス２８の反転パルス検出タイミング２９
を検出し、検出時間３０内に検出すると監視結果１８に
正常な監視結果３１を出力する。
【００１０】図５にＣＰＵ動作が異常な場合のタイミン
グ例を示す。第１サブＣＰＵ部のカウンタは監視パルス
３２により動作し、第１サブＣＰＵ部と第２サブＣＰＵ
部に対応するカウンタ値３３をとり、第１サブＣＰＵ部
に対応するタイミングでカウンタ割込み３４を発生す
る。第一サブＣＰＵ部のＣＰＵはこの割込みによりメイ
ンＣＰＵ部に対してデュアルポートメモリ割込み３５を
かけるが、ＣＰＵ動作が異常な場合に割込みが抜ける。
第２サブＣＰＵ部のカウンタは監視パルス３６により動
作し、第１サブＣＰＵ部と第２サブＣＰＵ部に対応する
カウンタ値３７をとり、第２サブＣＰＵ部に対応するタ
イミングでカウンタ割込み３８を発生する。第２サブＣ
ＰＵ部のＣＰＵ１２はこの割込みによりメインＣＰＵ部
１に対してデュアルポートメモリ割込み３９をかける。
この二つのデュアルポートメモリ割込み３９はメインＣ
ＰＵ部１に対してデュアルポートメモリ割込み４０とな
り、メインＣＰＵ部１のＣＰＵは出力ポートから反転パ
ルス４１を出力する。反転パルス検出回路１７はこの反
転パルス４１の反転パルス検出タイミング４２を検出
し、検出時間４３内に検出しない場合に監視結果１８に
異常な監視結果４４を出力する。
グ例を示す。第１サブＣＰＵ部のカウンタは監視パルス
３２により動作し、第１サブＣＰＵ部と第２サブＣＰＵ
部に対応するカウンタ値３３をとり、第１サブＣＰＵ部
に対応するタイミングでカウンタ割込み３４を発生す
る。第一サブＣＰＵ部のＣＰＵはこの割込みによりメイ
ンＣＰＵ部に対してデュアルポートメモリ割込み３５を
かけるが、ＣＰＵ動作が異常な場合に割込みが抜ける。
第２サブＣＰＵ部のカウンタは監視パルス３６により動
作し、第１サブＣＰＵ部と第２サブＣＰＵ部に対応する
カウンタ値３７をとり、第２サブＣＰＵ部に対応するタ
イミングでカウンタ割込み３８を発生する。第２サブＣ
ＰＵ部のＣＰＵ１２はこの割込みによりメインＣＰＵ部
１に対してデュアルポートメモリ割込み３９をかける。
この二つのデュアルポートメモリ割込み３９はメインＣ
ＰＵ部１に対してデュアルポートメモリ割込み４０とな
り、メインＣＰＵ部１のＣＰＵは出力ポートから反転パ
ルス４１を出力する。反転パルス検出回路１７はこの反
転パルス４１の反転パルス検出タイミング４２を検出
し、検出時間４３内に検出しない場合に監視結果１８に
異常な監視結果４４を出力する。
【００１１】
【発明の効果】本発明は、以上説明したように、第１サ
ブＣＰＵ部から第２サブＣＰＵ部のＮ個のサブＣＰＵ部
を有し、各サブＣＰＵ部にカウンタを有するので、各サ
ブＣＰＵ部のＣＰＵ監視を時分割で行うことができ、監
視パルス発生回路および反転パルス検出回路が１組です
み、従来例に比較して回路および制御線を少なくする効
果がある。
ブＣＰＵ部から第２サブＣＰＵ部のＮ個のサブＣＰＵ部
を有し、各サブＣＰＵ部にカウンタを有するので、各サ
ブＣＰＵ部のＣＰＵ監視を時分割で行うことができ、監
視パルス発生回路および反転パルス検出回路が１組です
み、従来例に比較して回路および制御線を少なくする効
果がある。
【図１】本発明実施例の構成を示すブロック構成図。
【図２】従来例の構成を示すブロック構成図。
【図３】従来例の構成を示すブロック構成図。
【図４】本発明実施例の動作を示すタイミングチャー
ト。
ト。
【図５】本発明実施例の動作を示すタイミングチャー
ト。
ト。
１ メインＣＰＵ部 ２ 第１サブＣＰＵ部 ３ 第ＮサブＣＰＵ部 ４ ＣＰＵ監視部 ５ 監視パルス発生回路 ６ カウンタ ７ 割込回路 ８ ＣＰＵ ９ デュアルトポートメモリ １０ カウンタ １１ 割込回路 １２ ＣＰＵ １３ デュアルポートメモリ １４ 割込回路 １５ ＣＰＵ １６ 出力ポート １７ 反転パルス検出回路 １８ 監視結果 １９ 監視パルス ２０ カウンタ値 ２１ カウンタ割込み ２２ デュアルポートメモリ割込み ２３ 監視パルス ２４ カウンタ値 ２５ カウンタ割込み ２６ デュアルポートメモリ割込み ２７ デュアルポートメモリ割込み ２８ 反転パルス ２９ 反転パルス検出タイミング ３０ 検出時間 ３１ 監視結果 ３２ 監視パルス ３３ カウンタ値 ３４ カウンタ割込み ３５ デュアルポートメモリ割込み ３６ 監視パルス ３７ カウンタ値 ３８ カウンタ割込み ３９ デュアルポートメモリ割込み ４０ デュアルポートメモリ割込み ４１ 反転パルス ４２ 反転パルス検出タイミング ４３ 検出時間 ４４ 監視結果
Claims (1)
- 【請求項１】 メインＣＰＵ部と、複数個のサブＣＰＵ
部と、このサブＣＰＵ部に監視パルスを与える監視パル
ス発生回路を含むＣＰＵ監視部とを備え、 上記サブＣＰＵ部は、デュアルポートメモリと与えられ
た割込みに応じてこのデュアルポートメモリを介してメ
インＣＰＵ部に割込みをかける第一ＣＰＵとを含み、 上記メインＣＰＵ部は、出力ポートおよび上記第一ＣＰ
Ｕからの割込みに応じてこの出力ポートを介して上記Ｃ
ＰＵ監視部に反転パルスを出力する第二ＣＰＵを含み、 上記ＣＰＵ監視部は、上記第二ＣＰＵからの反転パルス
を検出時間内に検出するときに正常を、検出時間内に検
出しないときに異常を示す監視結果を出力する反転パル
ス検出回路を含むＣＰＵ装置において、 上記監視パルス発生回路は、上記サブＣＰＵ部のそれぞ
れに固有な個数の監視パルスを発生する手段を含み、 上記サブＣＰＵ部の各々は、上記監視パルス発生回路か
らの監視パルスの個数を計数してその計数値が自カウン
タが属するサブＣＰＵ部を示すときに自部に属する第一
ＣＰＵに割込みをかけるカウンタを含むことを特徴とす
るＣＰＵ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4036697A JPH05233371A (ja) | 1992-02-24 | 1992-02-24 | Ｃｐｕ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4036697A JPH05233371A (ja) | 1992-02-24 | 1992-02-24 | Ｃｐｕ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05233371A true JPH05233371A (ja) | 1993-09-10 |
Family
ID=12476974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4036697A Pending JPH05233371A (ja) | 1992-02-24 | 1992-02-24 | Ｃｐｕ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05233371A (ja) |
-
1992
- 1992-02-24 JP JP4036697A patent/JPH05233371A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060523 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20061219 |