JPS6236689A

JPS6236689A - 表示装置

Info

Publication number: JPS6236689A
Application number: JP17720285A
Authority: JP
Inventors: 元春水谷
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1985-08-12
Filing date: 1985-08-12
Publication date: 1987-02-17

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の技術分野］この発明は、た、とえば画像記憶検索装置等の画像を表
示する表示装置に関する。

［発明の技術的背景とその問題点］従来、たとえば画像記憶検索装置等に用いられるＣＲＴ
ディスプレイ装置等の表示装置においては、画像の解像
度が高くなるとデータの並列読出し単位が大きくなり、
出力には容員の゛大きなシフトレジスタを使用しなけれ
ばならなかった。

ざらに、並列出力の場合には１表示用メモリのアクセス
時間における遅延の影響をさける必要がある。このため
、データをファーストイン／ファーストアウトさせるた
めの速度変換素子が必要となっている。また、各メモリ
の入出力端子を共通化しにくいため、回路の構成が複雑
で規模が大型となり、かつ高価なものとなっている。

［発明の目的］この発明は上記のような点に鑑みなされたもので、その
目的とするところは、回路の構成が比較的簡単であり回
路規模の小型化が計れると共に、安価な表示装置を提供
しようとするものである。

［発明の概要］この発明は、上記目的を達成するために、たとえば表示
用メモリを少なくとも一方・他方の２系統に分け、これ
らメモリに記憶される表示データの読出し時に、遅延回
路により前記一方の系統のメモリに供給される読出し制
御信号を、前記他方の系統のメモリに供給される読出し
制御信号より遅延させて供給するようにしたものである
。

［発明の実施例］以下、図面を参照して、この発明の一実施例を説明する
。

第１図は、この発明に係る表示ｔｉ置の回路構成を示す
ものである。すなわち、たとえば図示せぬ画像記憶検索
装置の制御部から出力される１６ビツトの表示データは
、表示用メモリ１１〜１４にそれぞれ供給されるように
なっている。これらのメモリ１１〜１４には、それぞれ
出力イネーブル端子ＯＥＩ〜ＯＥ４、および入出力ボー
トが共通とされたデータ入出力端子Ｄ１〜Ｄ４が設けら
れ、上記制御部から出力される表示データはこれらデー
タ入出力端子Ｄ１〜Ｄ４にそれぞれ供給されるようにな
っている。

上記メモリ１１〜１４のうち、メモリ１１．１２のメモ
リアドレス端子ＭＡＬ　、ＭＡ２には、図示せぬ前記画
像記憶検索装置の制御部からメモリアドレス信号が供給
されるようになっている。さらに、上記メモリ１１．１
２のＲＡＳ　（行アドレス・ストローブ）／ＣＡＳ’（
列アドレス・ストローブ）端子Ｒ／ｃ１、Ｒ／ｃ２には
、上記制御部からＲＡＳ／ＣＡＳ信号が供給されるよう
になっている。

また、前記メモリ１３．１４のメモリアドレス端子ＭＡ
３　、ＭＡ４には、上記メモリアドレス信号が遅延回路
２０を介して供給されるようになっている。ざらに、上
記メモリ１３．１４のＲＡＳ／ＣＡＳ端子Ｒ／Ｃ３、Ｒ
／Ｃ４には、上記ＲＡＳ／ＣＡＳ信号が、上記遅延回路
２０を介して供給されるようになっている。この遅延回
路２０は、前記画像記憶検索装置から供給される表示タ
イミング信号により、データの書込み時には遅延量が零
に設定され、また読出し時には所定の遅延量が設定され
るようになっている。

さらに、上記メモリ１１〜１４には、それぞれ書込みア
ドレス端子ＫＡＩ〜ＫＡ４が設けられている。これらの
端子ＫＡＩ””ＫＡ４には、デコーダ２１の出力端子が
それぞれ接続されている。このデコーダ２１には、前記
制御部から書込みイネーブル信号、および２ビツトの書
込みアドレス信号が供給されるようになっている。上記
デコーダ２１は、書込みイネーブル信号により能動状態
とされ、このデコーダ２１からは上記書込みアドレス信
号に応じてデコードされた選択信号が、それぞれのメモ
リ１１〜１４の１込みアドレス端子にＡ１〜ＫＡ４に出
力される。これにより、前記表示データを記憶するメモ
リが切換えられるようになっている。

一方、上記メモリ１１〜１４には、デコーダ２２の出力
端子がそれぞれ接続されている。すなわち、上記デコー
ダ２２には、１１ｍ部から表示イネーブル信号（前記書
込みイネーブル信号）、および２ピツトの表示アドレス
信号が供給されている。

上記デコーダ２２は、この表示イネーブル信号により能
動状態とされ、このデコーダ２２からは上記表示アドレ
ス信号に応じてデコードされた選択信号が、各メモリ１
１〜１４の出力イネーブル端子ＯＥＩ〜ＯＥ４に出力さ
れるようになっている。

この選択信号により、表示データを出力するメモリ１１
〜１４が切換えられるようになっている。

そして、上記選択信号の供給により、各メモリ１１〜１
４のデータ入出力端子Ｄ１〜Ｄ４から出力された表示デ
ータは、バッファ２３に供給される。このバッファ２３
に供給された１６ビツトのデータは、表示出力として図
示していないパラレル／シリアル変換回路を介して、表
示部２４に送られ６４ビット単位で表示されるようにな
っている。

上記構成において、動作について説明する。

まず、データの書込み時においては、デコーダ２１に対
して、前記画像記憶検索装置の制御部から言込みイネー
ブル信号および１込みアドレス信号が供給される。する
と、上記デコーダ２１からは、各メモリ１１〜１４の書
込みアドレス端子にＡ１〜ＫＡ４に選択信号が出力され
る。さらに、前記遅延回路２ｏは表示タイミング信号に
より遅延ｍが零に設定され、制御部から供給されるメモ
リアドレス信号、ＲＡＳ／ＣＡＳ信号が遅延されること
なく、上記選択されたメモリのメモリアドレス端子、Ｒ
ＡＳ／ＣＡＳ端子に供給される。これにより、表示デー
タを１込むメモリおよびそのアドレスが指定され、デー
タ入出力端子から表示データが書込まれる。

一方、データの読出し時においては、前記画像記憶検索
装置から供給される表示タイミング信号により、遅延回
路２０に所定の遅延量が設定される。すると、“メモリ
１１〜１４はＡとＢとの２つの系統、つまりメモリ１１
．１２がＡ系統、メモリ１３．１４が８系統に分けられ
、上記メモリ１３．１４に供給されるメモリアドレス信
号およびＲＡＳ／ＣＡＳ信号が遅延される。したがって
、メモリ１３．１４には、メモリ１１．１２よりも若干
遅れて、上記メモリアドレス信号およびＲＡＳ／ＣＡＳ
信号が供給される。

たとえば、第２図に示すように、メモリ１３．１４に供
給されるＲＡＳ／ＣＡＳ信号（Ｂ）は、メモリ１１．１
２に供給されるＲＡＳ／ＣＡＳ信号（Ａ）より、時間τ
だけ遅延されて供給される。

このとき、上記ＲＡＳ信号は、高速化のためベージモー
ドとなっている。この状態において、デコーダ２２から
表示アドレス信号に対応する選択信号が各メモリ１１〜
１４の出力イネーブル端子ＯＥＩ〜ＯＥ４に順次供給さ
れると、メモリ１３．１４のデータ入出力端子Ｄｊ　、
Ｄ４から出力される表示データは、メモリ１１．１２の
データ入出力端子０１．０２から出力される表示データ
より、前記遅延回路２０に設定された所定の時間だけ遅
れてバッファ２３に出力される。

上記したように、遅延回路２０は、メモリ１３．１４に
供給されるメモリアドレス信号およびＲＡＳ／ＣＡＳ信
号（Ｂ）を１．メモリ１１．１２に供給されるメモリア
ドレス信号およびＲＡＳ／ＣＡＳ信号（Ａ＞より定数τ
だけ遅れて供給するようにしている。このため、たとえ
ば表示画素レートを２００μＨｚとすると、ＣＡＳ信号
の周期は（１／２００）Ｘｌ　０４Ｘ６４３２０ｎＳとなる。このため、定数τは τ−（１／２）Ｘ３２０１６０ｎＳとすれば良い。

この場合、メモリのアクセス時間は１６０ｎＳより短い
。このため、ＣＡＳ信号の１サイクルのうち後半、つま
りＣＡＳ信号（Ａ）の場合であればｔｌにあたる期間は
メモリ１１．１２からの続出し、ＣＡＳ信号＜８）の場
合であればｔ２にあたる期間はメモリ１３．１４からの
読出しが可能となっている。したがって、デコーダ２２
により選択信号を各メモリ１１〜１４に切換えて供給す
れば、８０ｎＳ／１６ビツトのアクセス速度で表示デー
タを取出すことができる。

上記実施例によれば、メモリ１１〜１４をＡ。

８の２系統に分け、Ｂ系統のメモリに供給されるメモリ
アドレス信号およびＲＡＳ／ＣＡＳ信号を、読出し時に
Ａ系統のメモリより所定の時間遅延させている・したが
って、安価な入出力共通端子型６４にビット×４ピット
のＲＡＭ　（ランダム・アクセス・メモリ）を表示用の
メモリ１１〜１４として使用することが可能であり、安
価で回路構成の小型化を計ることができる。

なお、上記実施例では、複数のメモリを２つの系統に分
けて、データの書込み、読出しを行なうようにしたが、
これに限らず、３系統以上に分けて使用しても良い。こ
のとき、系統の数だけＲＡＳ／ＣＡＳ信号のコントロー
ラ（遅延回路）を設けて制御するようすれば良い。

また、出力バッファの代わりに出力レジスタを用いても
良い。この場合、出力タイミングのマージンが取れて有
効である。

［発明の効果］以上のようにこの発明によれば、回路の構成が比較的簡
単であり回路規模の小型化が計れると共に、安価な表示
装置を提供できる。

【図面の簡単な説明】

図面はこの発明の一実施例を示すもので、第１図は回路
構成を示す図、第２図は読出し動作におけるタイミング
チャートである。１１．１２．１３．１４・・・メモリ、２０・・・遅延
回路、２１．２２・・・デコーダ、２３・・・バッファ
、２４・・・表示部。

Claims

【特許請求の範囲】

（１）少なくとも一方、他方の２系統に分けられた記憶
手段と、この記憶手段を選択する選択手段と、前記記憶
手段より読出された表示データを表示する表示部と、読
出し時に所定の遅延時間が設定され、前記一方の系統の
記憶手段に供給される読出し制御信号を前記他方の系統
の記憶手段に供給される読出し制御信号より遅延させる
遅延手段とを具備したことを特徴とする表示装置。
（２）上記記憶手段は、入出力共通端子のメモリからな
ることを特徴とする特許請求の範囲第１項記載の表示装
置。
（３）上記遅延手段は、読出し制御信号の周期より短い
時間だけ、読出し制御信号を遅延させることを特徴とす
る特許請求の範囲第１項記載の表示装置。