JPS6236821A - 内部位置合せパタ−ンを有するｌｓｉ - Google Patents
内部位置合せパタ−ンを有するｌｓｉInfo
- Publication number
- JPS6236821A JPS6236821A JP60175809A JP17580985A JPS6236821A JP S6236821 A JPS6236821 A JP S6236821A JP 60175809 A JP60175809 A JP 60175809A JP 17580985 A JP17580985 A JP 17580985A JP S6236821 A JPS6236821 A JP S6236821A
- Authority
- JP
- Japan
- Prior art keywords
- alignment
- pattern
- lsi
- alignment pattern
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はＩ、ＳＩ構成法に係り、特に、Ｌ Ｓ Ｉ内部
に位置合せパターンを埋込み、Ｌ、ＳＩ内部位置合せを
容易にすることに好適なＬＳＩ構成法に関する。
に位置合せパターンを埋込み、Ｌ、ＳＩ内部位置合せを
容易にすることに好適なＬＳＩ構成法に関する。
ＬＳＩ内部の特定の場所に位置決めする機能をサボー１
−する方法としてＬＳＩのアクティブエリアの外側の配
置されたマスク合せパターンがある。
−する方法としてＬＳＩのアクティブエリアの外側の配
置されたマスク合せパターンがある。
これはＬＳＩ形成時のマスク合せに用いる目的に配置さ
れたパターンであり、内部位置合ぜの目的のものではな
い。このためこのパターンを用いてＴ、 Ｓ Ｉ内部の
任意の場所を決定しようとすると、ＩＱ＋＋ｙ＋＋角近
いチップの周辺からμｍオーダの精度で位置決めをする
ことになり、位置決め機構が大規模になりすぎる問題が
あった。他の位置合せ方式として、日本学術、振興会第
１３２委員会第８５回研究会資料（５８・１１・１１〜
１２）に示されているように、所定場所近傍に荒い位置
合せを行った後、パターン認識の技術を用いて観測パタ
ーンと設計パターンを照合することにより、正確な位置
合せを行っている。本方式は高精度の位置合せ機構を必
要としないが、２次元にレイアウトされたパターンにつ
いて認識、照合という複雑な計算機処理が必要になる。
れたパターンであり、内部位置合ぜの目的のものではな
い。このためこのパターンを用いてＴ、 Ｓ Ｉ内部の
任意の場所を決定しようとすると、ＩＱ＋＋ｙ＋＋角近
いチップの周辺からμｍオーダの精度で位置決めをする
ことになり、位置決め機構が大規模になりすぎる問題が
あった。他の位置合せ方式として、日本学術、振興会第
１３２委員会第８５回研究会資料（５８・１１・１１〜
１２）に示されているように、所定場所近傍に荒い位置
合せを行った後、パターン認識の技術を用いて観測パタ
ーンと設計パターンを照合することにより、正確な位置
合せを行っている。本方式は高精度の位置合せ機構を必
要としないが、２次元にレイアウトされたパターンにつ
いて認識、照合という複雑な計算機処理が必要になる。
特に設計データに関して２次元パターンデータとして計
算機処理できる状態にしておかなければ本手法は用いる
ことができない。
算機処理できる状態にしておかなければ本手法は用いる
ことができない。
本発明の目的は、ＬＳＩ内部の任意の位置の決定を容易
にする位置決めパターンをＬＳＩの内部に配置すること
で、電子ビームスキャン等を用いて任意領域の内部状態
を観測するときの基準位置の決定を容易にしたＬＳＩを
提供することにある。
にする位置決めパターンをＬＳＩの内部に配置すること
で、電子ビームスキャン等を用いて任意領域の内部状態
を観測するときの基準位置の決定を容易にしたＬＳＩを
提供することにある。
ＬＳＩの内部観測を行う方法として、ＬＳＩ内部に電子
ビームのスキャニングが高精度に行える程度の間隔をお
いて位置合せパターンを埋込んでおき、位置合せ機能で
この位置合せパターンに位置合せを行うことで、ＬＳＩ
の場所の観測を高い位置合せ精度で行うことを可能にし
た。また位置合せパターンを配線領域に配線層と絶縁し
た層材料により形成することで、面積の増加なしに位置
合せパターンの形成を可能にした。
ビームのスキャニングが高精度に行える程度の間隔をお
いて位置合せパターンを埋込んでおき、位置合せ機能で
この位置合せパターンに位置合せを行うことで、ＬＳＩ
の場所の観測を高い位置合せ精度で行うことを可能にし
た。また位置合せパターンを配線領域に配線層と絶縁し
た層材料により形成することで、面積の増加なしに位置
合せパターンの形成を可能にした。
以下本発明の一実施例を第１図によって説明する。第１
図において１はチップ、６はレイアウトパターンの存在
する領域、２１．２２はマスク合せパターン、３１〜４
３がＬＳＩ内の位置合せガイドである。本発明において
はレイアウトパターンを形成する領域６の内部に位置合
せガイドを配置し、ＬＳＩの内部観測においてはまず、
ｗｔ測位置近傍の位置合せガイドを指定する０位置合せ
ガイドの構成を第２図および第３図に示す。第２図にお
いて、５１は位置合せガイドを構成する拡散層、５２は
フィールド酸化膜、５３は層間絶縁膜、５４は配線層で
ある。位置合せガイドの構成を第２．３図に示す。第２
図ａは断面図、同図すはＬＳＩの上面図である。第２図
において、５１は位置合せガイドを構成する拡散層、５
２はフィールド酸化膜、５３は層間絶縁層、５４は配線
層である。位置合せガイドは配線層の上部、下部に配線
層と絶縁層を介して配置する。各位置合せガイドには第
３図に示すように位置合せガイドであることを認識でき
る単純なパターンを与える。このパターンは全てのガイ
ドで同一パターンでも、各々個有のパターンでもよい。
図において１はチップ、６はレイアウトパターンの存在
する領域、２１．２２はマスク合せパターン、３１〜４
３がＬＳＩ内の位置合せガイドである。本発明において
はレイアウトパターンを形成する領域６の内部に位置合
せガイドを配置し、ＬＳＩの内部観測においてはまず、
ｗｔ測位置近傍の位置合せガイドを指定する０位置合せ
ガイドの構成を第２図および第３図に示す。第２図にお
いて、５１は位置合せガイドを構成する拡散層、５２は
フィールド酸化膜、５３は層間絶縁膜、５４は配線層で
ある。位置合せガイドの構成を第２．３図に示す。第２
図ａは断面図、同図すはＬＳＩの上面図である。第２図
において、５１は位置合せガイドを構成する拡散層、５
２はフィールド酸化膜、５３は層間絶縁層、５４は配線
層である。位置合せガイドは配線層の上部、下部に配線
層と絶縁層を介して配置する。各位置合せガイドには第
３図に示すように位置合せガイドであることを認識でき
る単純なパターンを与える。このパターンは全てのガイ
ドで同一パターンでも、各々個有のパターンでもよい。
単純なパターンを有する位置合せガイドを位置合せ機構
の合せ精度よりも十分離散して配置しておくことで、指
定したガイドに容易に位置合せを行うことができる。自
動位置合せの場合にも位置合せパターンが単純でかつ予
め定めておくことができるので認識処理を単純化するこ
とができる。
の合せ精度よりも十分離散して配置しておくことで、指
定したガイドに容易に位置合せを行うことができる。自
動位置合せの場合にも位置合せパターンが単純でかつ予
め定めておくことができるので認識処理を単純化するこ
とができる。
また本位置合せガイドはレイアウトパターン情報を直接
必要としないからマニアルレイアウトによって構成する
ＬＳＩに対しても導入が容易である位置合せガイドに基
準位置が定められると、観測場所の指定はこの位置合せ
場所からの相対位置として指定できる。電子ビームを照
射する構成の観測装置においてはこの電子ビームの偏向
によって観測位置を変更でき、これは一般に偏向電圧を
調整することによって設定できる。この部分は可動部が
ないので偏向ひずみの生じない範囲で高精度に位置決め
を行うことができる。
必要としないからマニアルレイアウトによって構成する
ＬＳＩに対しても導入が容易である位置合せガイドに基
準位置が定められると、観測場所の指定はこの位置合せ
場所からの相対位置として指定できる。電子ビームを照
射する構成の観測装置においてはこの電子ビームの偏向
によって観測位置を変更でき、これは一般に偏向電圧を
調整することによって設定できる。この部分は可動部が
ないので偏向ひずみの生じない範囲で高精度に位置決め
を行うことができる。
第４図はＬＳＩ面積の増加を伴わない位置合せガイドの
挿入例である０図においてレイアウトパターン領域が素
子配置エリア７１〜７５、と配線領域８に分かれている
場合、配線領域の下層又は上層に配線層と絶縁され、か
つＬＳＩの上部からパターン認識可能な材料を用いて位
置合せパターンを形成する。この結果、配線は位置合せ
パターンの存在に無関係に配置できるので、位置合せパ
ターンを挿入することによる面積の増加はない。
挿入例である０図においてレイアウトパターン領域が素
子配置エリア７１〜７５、と配線領域８に分かれている
場合、配線領域の下層又は上層に配線層と絶縁され、か
つＬＳＩの上部からパターン認識可能な材料を用いて位
置合せパターンを形成する。この結果、配線は位置合せ
パターンの存在に無関係に配置できるので、位置合せパ
ターンを挿入することによる面積の増加はない。
配線の下層に位置合せパターンを配置する場合、パター
ンを配線ピッチにより十分大きくとり、位置合せに用い
るパターンのエツジを配線位置からずらすことにより上
層の配線にじゃまされず、位置決めを行うことができる
。本実施例においては配線層に位置合せパターンを埋め
込む方式を示しく６） たが、素子エリアに対しても、外から認識可能で他の層
と絶縁可能な層が存在する場合にはこれを用いて合せパ
ターンを形成することがでる。
ンを配線ピッチにより十分大きくとり、位置合せに用い
るパターンのエツジを配線位置からずらすことにより上
層の配線にじゃまされず、位置決めを行うことができる
。本実施例においては配線層に位置合せパターンを埋め
込む方式を示しく６） たが、素子エリアに対しても、外から認識可能で他の層
と絶縁可能な層が存在する場合にはこれを用いて合せパ
ターンを形成することがでる。
次に本位置合せパターンを利用した内部動作観測の例を
第５図を用いて示す。第５図において７は素子あるいは
回路配置領域、３１〜３４は位置合せパターン、９１．
．９２は７と入出力を行う信号線である。ＬＳＩを動作
状態にして入出力信号９１−および９２を位置合せパタ
ーン３．１．３２を結ぶ線ａおよび３３，３４を結ぶ線
すでビームをスキャニングし、配線上の信号レベルを観
察する。
第５図を用いて示す。第５図において７は素子あるいは
回路配置領域、３１〜３４は位置合せパターン、９１．
．９２は７と入出力を行う信号線である。ＬＳＩを動作
状態にして入出力信号９１−および９２を位置合せパタ
ーン３．１．３２を結ぶ線ａおよび３３，３４を結ぶ線
すでビームをスキャニングし、配線上の信号レベルを観
察する。
このｗｉ察した入出力信号と７の論理構成から素子領域
の動作の正否を判定することができる。位置合せパター
ンを素子領域７の周辺のごく近傍に配置すると配線酸域
での配線パターンの折れ曲り等の影響を受けずに位置合
せパターン間をスキャニングすることで素子領域７の端
子信号をａ測することができる。
の動作の正否を判定することができる。位置合せパター
ンを素子領域７の周辺のごく近傍に配置すると配線酸域
での配線パターンの折れ曲り等の影響を受けずに位置合
せパターン間をスキャニングすることで素子領域７の端
子信号をａ測することができる。
本発明によれば、認識容易な位置合せパターンをＴ、
Ｓ Ｉ内部に散在させることにより、Ｔ、ＳＩ内部の任
意位置の観測において、その位置決めを観測位置近傍の
位置合せパターンへの位置決めと、そのパターンからの
相対位置関係の指定による最終位置の決定という２段階
の手順がとれる。この結果、手動の位置合せでは観測倍
率を変えることなく所定の位置を選択することができ、
特に類似パターンが配列されているようなＬ Ｓ Ｉの
内部位置決定に効果がある。さらに自動位置決めを行う
場合は、低精度の位置合せ機構と単純なパターンを識別
できる認識機構を準備することで広範囲の領域に対して
高精度に位置決めを行うことかできる効果がある。
Ｓ Ｉ内部に散在させることにより、Ｔ、ＳＩ内部の任
意位置の観測において、その位置決めを観測位置近傍の
位置合せパターンへの位置決めと、そのパターンからの
相対位置関係の指定による最終位置の決定という２段階
の手順がとれる。この結果、手動の位置合せでは観測倍
率を変えることなく所定の位置を選択することができ、
特に類似パターンが配列されているようなＬ Ｓ Ｉの
内部位置決定に効果がある。さらに自動位置決めを行う
場合は、低精度の位置合せ機構と単純なパターンを識別
できる認識機構を準備することで広範囲の領域に対して
高精度に位置決めを行うことかできる効果がある。
第１図は本発明を用いたＬ Ｓ Ｉの平面図、第２図は
位置合わせパターンの構成を示す断面および平面図、第
３図は位置合せパターンのパターン例を示す平面図、第
４図は配線領域に位置合せパターンを配置したＬ Ｓ
Ｉの構成図、第５図は素子領域の端子信号の観測法の一
例を示す平面図である。
位置合わせパターンの構成を示す断面および平面図、第
３図は位置合せパターンのパターン例を示す平面図、第
４図は配線領域に位置合せパターンを配置したＬ Ｓ
Ｉの構成図、第５図は素子領域の端子信号の観測法の一
例を示す平面図である。
Claims (1)
- 【特許請求の範囲】 １、ＬＳＩの内部にレイアウトパターンと識別可能な位
置合せパターンを少なくとも２以上有することを特徴と
する内部位置合わせパターンを有するＬＳＩ。 ２、位置合せパターンは配線層と絶縁層によつて分離さ
れた外から観測可能な材料によつて形成され、該位置合
せパターンを配線領域の上又は下層に配置したことをを
特徴とする請求の範囲第１項記載の内部位置合わせパタ
ーンと有するＬＳＩ。 ３、ＬＳＩの素子領域と配線領域の境界線上に位置合せ
パターンを配置したことを特徴とする内部位置合わせパ
ターンを有するＬＳＩ。 ４、位置合せパターンの中に位置情報に関するパターン
を含ませたことを特徴とする内部位置合わせパターンを
有するＬＳＩ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60175809A JPS6236821A (ja) | 1985-08-12 | 1985-08-12 | 内部位置合せパタ−ンを有するｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60175809A JPS6236821A (ja) | 1985-08-12 | 1985-08-12 | 内部位置合せパタ−ンを有するｌｓｉ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6236821A true JPS6236821A (ja) | 1987-02-17 |
Family
ID=16002610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60175809A Pending JPS6236821A (ja) | 1985-08-12 | 1985-08-12 | 内部位置合せパタ−ンを有するｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6236821A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04186672A (ja) * | 1990-11-16 | 1992-07-03 | Nec Ic Microcomput Syst Ltd | マスタースライス方式半導体集積回路装置 |
| WO2004082012A1 (ja) * | 2003-03-13 | 2004-09-23 | Fujitsu Limited | ダミーパターンを有する半導体装置 |
-
1985
- 1985-08-12 JP JP60175809A patent/JPS6236821A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04186672A (ja) * | 1990-11-16 | 1992-07-03 | Nec Ic Microcomput Syst Ltd | マスタースライス方式半導体集積回路装置 |
| WO2004082012A1 (ja) * | 2003-03-13 | 2004-09-23 | Fujitsu Limited | ダミーパターンを有する半導体装置 |
| US7242095B2 (en) | 2003-03-13 | 2007-07-10 | Fujitsu Limited | Semiconductor device having a dummy pattern |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6084679A (en) | Universal alignment marks for semiconductor defect capture and analysis | |
| JPH044525B2 (ja) | ||
| US6115910A (en) | Misregistration fidutial | |
| WO2013082181A1 (en) | Systems and methods for preparation of samples for sub-surface defect review | |
| US6975040B2 (en) | Fabricating semiconductor chips | |
| JPS6236821A (ja) | 内部位置合せパタ−ンを有するｌｓｉ | |
| KR19980079957A (ko) | 바이어 홀 개구 검사용 첵크 패턴 | |
| JPS6330780B2 (ja) | ||
| KR100755353B1 (ko) | 반도체 장치의 제조 방법, 웨이퍼 및 웨이퍼의 제조 방법 | |
| GB2328761A (en) | Mask preparation method including critical dimension test forming means | |
| JP2005030893A (ja) | パターンの位置合わせ方法 | |
| JP4091231B2 (ja) | パターンの位置合わせ方法 | |
| JPH10185541A (ja) | 配置精度測定方法、フォトマスク及び半導体装置 | |
| JPH04269614A (ja) | パターン位置検出方法及びその実施装置 | |
| IES78000B2 (en) | A method for prepaing masks for use in the manufacture of a semi-conductor IC wafer and a combination of masks | |
| JPS6345833A (ja) | 半導体装置 | |
| JP3480642B2 (ja) | パターンの検査方法 | |
| JPS5957442A (ja) | 集積回路チツプの選別方法 | |
| JPH10186634A (ja) | フォトマスク | |
| JPH0590370A (ja) | Ｉｃチツプ | |
| JPH0799381A (ja) | 位置決め方法及び位置決め装置 | |
| JPS60192332A (ja) | 位置合わせマ−ク付き半導体基板及びこの基板のマ−ク位置検出方法 | |
| JP2003197756A (ja) | 半導体集積回路 | |
| JPH10206120A (ja) | 重ね合わせ測定器 | |
| JPH04228B2 (ja) |