JPS6238741B2

JPS6238741B2 -

Info

Publication number: JPS6238741B2
Application number: JP55063639A
Authority: JP
Inventors: Shinji Nishibe
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1980-05-14
Filing date: 1980-05-14
Publication date: 1987-08-19
Also published as: JPS56159745A

Description

【発明の詳細な説明】本発明は効率的なバス診断が可能な情報処理装
置に関する。

一般に情報処理装置は各種プログラムおよびデ
ータが格納される主メモリを備えている。この主
メモリの主要部を成す記憶部は、価格、性能、お
よび消費電力等の点でダイナミツク・ランダム・
アクセス・メモリ（以下DRAMと称する）素子
で構成されることが多い。DRAM素子では、そ
のメモリセルがダイナミツク型であるため、周知
のようにデータを保持するために周期的にメモリ
リフレツシユ動作が行なわれる必要がある。

記憶部がDRAM素子で成る主メモリを情報処
理装置に導入する場合、リフレツシユ制御の仕方
によつて第１図および第２図に示されるように構
成が異なつてくる。第１図は主メモリ１内にリフ
レツシユ制御回路２が設けられている情報処理装
置の概略構成を示すものであり、リフレツシユ制
御回路２によつて主メモリ１の図示せぬDRAM
素子がリフレツシユされる。一方、中央処理装置
（以下CPUと称する）３にはメモリアクセス制御
回路６が設けられており、主メモリ１に対するア
クセス制御が行なわれる。すなわち、メモリバス
４に接続されるチヤネルなどのアクテイブモジユ
ール５_１〜５ｎからメモリアクセス要求信号
REQ₁〜REQnが出力された場合、メモリアクセ
ス制御回路６によつてあらかじめ定められた優先
度に従つて要求の受付けが行なわれる。そして、
要求が受付けられたアクテイブモジユールから主
メモリ１に対し、メモリバス４を通してアドレス
情報等が転送される。この場合、アクテイブモジ
ユールからのアクセスに対する主メモリ１の応答
は、リフレツシユ制御回路２によるリフレツシユ
動作のために非同期となる。このため制御が複
雑、すなわちメモリアクセス制御回路６の構成が
複雑となる欠点があつた。なお、第１図の構成で
は、アクテイブモジユール５_１〜５ｎによるアク
セスがリフレツシユ動作と競合する場合、第３図
に示されるようにアクテイブモジユール（図では
アクテイブモジユール５_１）のメモリバス４の使
用時間は不定となる。

一方、第２図はリフレツシユ制御回路１１が主
メモリ１２から独立してCPU１５内に設けられ
ている情報処理装置の概略構成を示すものであ
る。この例ではリフレツシユ制御回路１１は一つ
のアクテイブモジユールとみなされる。すらわち
第２図の構成では、リフレツシユ制御回路１１か
らのリフレツシユ動作要求信号REFと、メモリ
バス１３に接続されるチヤネルなどのアクテイブ
モジユール１４_１〜１４ｎからの各メモリアクセ
ス要求信号REQ₁〜REQnに基づき、あらかじめ
定められた優先度に従つてCPU１５内のメモリ
アクセス制御回路１６により要求の受付けが行な
われる。この場合、上述の如くリフレツシユ制御
回路１１はアクテイブモジユール１４_１〜１４ｎ
と同様のモジユールとみなされているため（ただ
し優先度は最も高い）、アクテイブモジユール１
４_１〜１４ｎからのアクセスに対する主メモリ１
２の応答は同期型となる。したがつて第２図の情
報処理装置では、メモリアクセス制御回路１６の
構成が簡単になる利点があつた。しかしながら、
第２図の構成では、リフレツシユ制御回路１１の
リフレツシユ要求に応じてリフレツシユ動作が行
なわれた場合、アクテイブモジユール１４_１〜１
４ｎはいずれも第３図に示されるようにリフレツ
シユ動作期間中メモリバス１３を専有することは
できない。ところでリフレツシユアドレスは、メ
モリアクセス制御回路１６からのリフレツシユス
タート信号によつて、主メモリ１２内のリフレツ
シユアドレスカウンタ１７がカウント更新される
ことにより生成される。したがつて、リフレツシ
ユ動作期間中でも、メモリバス１３がリフレツシ
ユ制御回路１１に専有されることはない。すなわ
ち、メモリバス１３はリフレツシユ動作期間中、
完全に開放されている。いいかえれば第２図の構
成ではリフレツシユ動作期間中、メモリバス１３
を有効に用いることができなかつた。

本発明は上記事情に鑑みてなされたものでその
目的は、メモリバスが開放されるリフレツシユ動
作期間中にメモリバス等の診断を行なうことによ
つて、システム効率を低下することなく信頼性向
上が図れる情報処理装置を提供することにある。

本発明の他の目的は、バス診断時におけるアド
レスレジスタもしくはデータレジスタの保持内容
を診断データとすることによつて、特別のハード
ウエアおよびソフトウエアなどを必要とせずにデ
ータのランダム性が確保でき、もつて効率のよい
バス診断を図ることにある。

以下、本発明の一実施例を図面を参照して説明
する。第５図は本発明の情報処理装置の概略構成
を示すブロツク図である。図中、２１はCPU、
２２は主メモリである。主メモリ２２の図示せぬ
記憶部はDRAM素子で成り、したがつて主メモ
リ２２はリフレツシユ動作が行なわれる必要があ
る。２３は主メモリ２２に内蔵されるリフレツシ
ユアドレスカウンタである。リフレツシユアドレ
スカウンタ２３は、後述するメモリアクセス制御
回路２８より出力されるメモリスタート信号に応
じてカウント更新される。そして、このリフレツ
シユアドレスカウンタ２３によつてリフレツシユ
アドレスすなわち行アドレスが生成される。

２４_１〜２４ｎはたとえばチヤネルなどのアク
テイブモジユール、２５はこのアクテイブモジユ
ール２４_１〜２４ｎと、CPU２１と、主メモリ
２２とを接続するためのメモリバスである。２６
はリフレツシユ制御回路である。リフレツシユ制
御回路２６は主メモリ２２のデータ保持のために
一定期間内にリフレツシユ動作要求信号REFを
出力する。リフレツシユ制御回路２６は主メモリ
２２に対して周知のようにアクテイブモジユール
２４_１〜２４ｎと同レベルに位置付けられてい
る。すなわち、アクテイブモジユール２４_１〜２
４ｎ側からみて、すでに第４図で示されているよ
うにメモリアクセス要求が受付けられてからのメ
モリアクセスタイム（メモリバス２５の専有時
間）は一定である。

２７は優先処理回路である。この優先処理回路
２７はアクテイブモジユール２４_１〜２４ｎから
出力されるメモリアクセス要求信号REQ₁〜
REQnと、リフレツシユ制御回路２６から出力さ
れるリフレツシユ動作要求信号REFとに基づい
て、あらかじめ定められた優先度に従つて要求の
受付けを行なう。優先処理回路２７は要求を受付
けた場合、たとえば第６図に示されるようにその
受付け先のモジユール番号情報を出力する一方、
受付け相手がリフレツシユ制御回路２６である場
合、リフレツシユ受付け信号RACKを出力する。
なお、優先処理回路２７において、リフレツシユ
制御回路２６は一般にアクテイブモジユール２４
_１〜２４ｎより優先度を高く設定されている。２
８はメモリアクセス制御回路である。メモリアク
セス制御回路２８は優先処理回路２７の出力に応
じてメモリスタート信号またはリフレツシユスタ
ート信号を主メモリ２２へ出力し、主メモリ２２
を制御する。

２９はリフレツシユ受付け信号線である。この
リフレツシユ受付け信号線２９を介してCPU２
１（内の優先処理回路２７）から出力される上記
リフレツシユ受付け信号RACKが各アクテイブモ
ジユール２４_１〜２４ｎに共通に入力される。ま
た、３０はモジユール番号線である。このモジユ
ール番号線３０を介してCPU２１の後述するモ
ジユール番号カウンタから出力されるモジユール
番号情報が各アクテイブモジユール２４_１〜２４
ｎに共通に入力される。

次に第７図を参照して本発明の情報処理装置の
要部の具体的構成を説明する。なお、各アクテイ
ブモジユール２４_１〜２４ｎの内部構成は基本的
に同一であるため、アクテイブモジユール２４ｎ
について図示し、他のモジユールについては図示
並びに説明を省略する。図中３１はメモリアドレ
スバス、３２はメモリデータバスである。メモリ
バス２５はメモリアドレスバス３１とメモリデー
タバス３２とから成つている。３３はCPU２１
内に設けられ、メモリアドレスが保持されるアド
レスジススタである。３４はアドレスレジスタ３
３の保持内容をメモリアドレスバス３１上へ出力
する出力ゲート、３５は入力ゲートである。メモ
リアドレスバス３１上の情報は入力ゲート３５を
通してCPU２１に取り込まれる。３６は出力ゲ
ート、３７は入力ゲートである。出力ゲート３６
はCPU２１内に設けられ、図示せぬデータレジ
スタの保持内容をメモリデータバス３２上へ出力
する。また、メモリデータバス３２上の情報は入
力ゲート３７を通してCPU２１に取り込まれ
る。

３８，３９はアクテイブモジユール２４ｎ内に
設けられる出力ゲート、４０，４１は同じく入力
ゲートである。出力ゲート３８はたとえば主メモ
リ２２に対するメモリアドレスをメモリアドレス
バス３１上へ出力し、出力ゲート３９はたとえば
主メモリ２２に対する書込み情報をメモリデータ
バス３２上へ出力する。一方、メモリアドレスバ
ス３１上の情報は入力ゲート４０を通してアクテ
イブモジユール２４ｎに取り込まれ、メモリデー
タバス３２上の情報は入力ゲート４１を通してア
クテイブモジユール２４ｎに取り込まれる。

４２は折り返しゲートである。折り返しゲート
４２は入力ゲート４０を通してアクテイブモジユ
ール２４ｎ内に取り込まれた情報を出力ゲート３
９に折り返す。

４３，４４はオアゲートである。オアゲート４
３はたとえば図示せぬ制御記憶部より取り出され
るマイクロ命令に基づいて得られるゲート信号
と、優先処理回路２７より出力される前記リフレ
ツシユ受付け信号RACKとのオアをとり、出力ゲ
ート３４の開制御のためのコントロール信号を出
力する。同じくオアゲート４４は或るマイクロ命
令に基づいて得られるゲート信号と、リフレツシ
ユ受付け信号RACKとのオアをとり、入力ゲート
３７の開制御のためのコントロール信号を出力す
る。

４５はモジユール番号カウンタである。このカ
ウンタ４５の内容によつてアクテイブモジユール
２４_１〜２４ｎを指定するモジユール番号が示さ
れる。このカウンタ４５はたとえば優先処理回路
２７から出力されるリフレツシユ受付け信号
RACKの後縁によつてカウント更新される。カウ
ンタ４５の内容すなわちモジユール番号情報は、
モジユール番号線３０を介して各アクテイブモジ
ユール２４_１〜２４ｎに共通に入力される。４６
は比較器である。比較器４６はモジユール番号線
３０を介して入力される上記モジユール番号情報
と図示せぬレジスタに保持されている自モジユー
ルに固有な固有モジユール番号とを比較し、一致
検出時に自モジユールが選択されたことを示す選
択信号SELを出力する。

４７はアンドゲートである。アンドゲート４７
は選択信号SELとリフレツシユ受付け信号RACK
とを入力とし、（アクテイブな）選択信号SELが
入力されている期間中リフレツシユ受付け信号
RACKをそのまま出力する。４８，４９はオアゲ
ートである。オアゲート４８はたとえば或るマイ
クロ命令に基づいて得られるゲート信号とアンド
ゲート４７の出力とのオアをとり、入力ゲート４
０の開制御のためのコントロール信号を出力す
る。同じくオアゲート４９は或るマイクロ命令に
基づいて得られるゲート信号とアンドゲート４７
の出力とのオアをとり、出力ゲート３９の開制御
のためのコントロール信号を出力する。また、折
り返しゲート４２はアンドゲート４７の出力に応
じて開制御される。５０は比較器である。比較器
５０はアドレスレジスタ３３の保持内容と入力ゲ
ート３７を介して入力される情報とを比較して一
致検出を行なう。

次に第５図乃至第７図の構成の動作を説明す
る。たとえば今、カウンタ４５の内容がアクテイ
ブモジユール２４ｎのモジユール番号に一致して
いるものとする。この場合、アクテイブモジユー
ル２４ｎ内の比較器４６では一致が検出され、比
較器４６より選択信号SELが出力される。このよ
うな状態において、リフレツシユ制御回路２６よ
りリフレツシユ動作要求信号REFが出力され、
優先処理回路２７によつて要求が受付けられたも
のとする。この結果、優先処理回路２７からリフ
レツシユ受付け信号RACKが出力される。そし
て、メモリアクセス制御回路２８からリフレツシ
ユスタート信号が主メモリ２２に出力され、リフ
レツシユアドレスカウンタ２３で示されるリフレ
ツシユアドレス（行アドレス）の領域がリフレツ
シユされる。このリフレツシユ動作の期間、従来
例でも説明したようにアクテイブモジユール２４
_１〜２４ｎからのメモリアクセス要求は受付けら
れず、メモリバス２５は完全に開放される。

優先処理回路２７から出力されているリフレツ
シユ受付け信号RACKはオアゲート４３を介して
出力ゲート３４のゲート端子に入力される。これ
により出力ゲート３４は開制御され、その時点に
おけるアドレスレジスタ３３の保持内容が出力ゲ
ート３４を介してメモリアドレスバス３１上へ出
力される。アドレスレジスタ３３の保持内容はリ
フレツシユ受付け信号RACK（リフレツシユ制御
回路２６のリフレツシユ要求）とは全く無関係で
あり、明らかにランダダムデータである。

また、上記リフレツシユ受付け信号RACKはア
ンドゲート４７の一方の入力端子にも入力され
る。このアンドゲート４７の他方の入力端子には
比較器４６より出力される選択信号SELが入力さ
れている。アンドゲート４７は選択信号SELが入
力されている期間中開状態となり、この期間中入
力されるリフレツシユ受付け信号RACKはそのま
ま出力される。アンドゲート４７を通して出力さ
れるリフレツシユ受付け信号RACKはオアゲート
４８を介して入力ゲート４０のゲート端子に入力
される。これにより入力ゲート４０は開制御さ
れ、メモリアドレスバス３１上の情報が入力ゲー
ト４０を介してアクテイブモジユール２４ｎ内に
取り込まれる。また、アンドゲート４７を通して
出力されるリフレツシユ受付け信号RACKは折り
返しゲート４２のゲート端子にも入力される。こ
れにより折り返しゲート４２は開制御され、入力
ゲート４０を介してアクテイブモジユール２４ｎ
内に取り込まれた情報は出力ゲート３９に折り返
される。

アンドゲート４７を通して出力されるリフレツ
シユ受付け信号RACKはオアゲート４９を介して
出力ゲート３９のゲート端子にも入力される。こ
れにより出力ゲート３９は開制御され、折り返し
ゲート４２で折り返された情報は出力ゲート３９
を介してメモリデータバス３２上へ出力される。
また、優先処理回路２７より出力されるリフレツ
シユ受付け信号RACKはオアゲート４４を介して
入力ゲート３７のゲート端子にも入力される。こ
れにより入力ゲート３７は開制御され、メモリデ
ータバス３２上の情報が入力ゲート３７を介して
CPU２１内に取り込まれる。そして、CPU２１
内に取り込まれた情報と、アドレスレジスタ３３
の保持内容とが比較器５０によつて比較される。

明らかなように、メモリバス２５（メモリアド
レスバス３１とメモリデータバス３２）をはじ
め、各出力ゲート３４，３９および各入力ゲート
３７，４０などが正常であればCPU２１内に取
り込まれた情報とアドレスレジスタ３３の保持内
容とは一致するはずである。したがつて、比較器
５０の比較結果によつてメモリバス２５等の診断
を行なうことができる。しかも、メモリバス２５
の診断は、上述の如くリフレツシユ動作期間中す
なわちメモリバス２５が必然的に開放される期間
中に行なわれるため、メモリバス２５の効率が低
下する恐れはない。いいかえれば、本実施例によ
ればメモリバス２５が遊んでいる無駄時間を有効
に活用してバス診断を行なうことができる。

また、本実施例によれば、たとえばバリテイチ
エツク方式によるデータチエツクと異なり、デー
タの全ビツトが１対１で直接比較されるため、バ
スデータの完全性を確実に検出することができ
る。しかも、診断データとしてのアドレスレジス
タ３３の保持内容は完全なランダムデータであ
り、極めて信頼性の高いバス診断（データの完全
性の検出）ができる。更にランダムデータ（診断
データ）を特別のハードウエアおよびソフトウエ
アなどを用いずに得ることができるため、極めて
安価にバス診断を行なうことができる。

なお、前記実施例では、アドレスレジスタ３３
の保持内容を診断データとした場合について説明
したが、図示せぬデータレジスタの保持内容を診
断データとして用いても同様の効果を得ることが
できる。この場合、データの動きは前記実施例と
逆になり、折り返しゲート４２の向きなどを変え
る必要がある。また、折り返しゲートとして双方
向性のゲートを用いるようにしてもよく、こうす
ることにより双方向のデータチエツクが可能とな
る。また、メモリバスがDMA（ダイレクト・メ
モリ・アクセス）バスであつても同様に実施でき
る。更に、前記実施例では、バス診断タイミング
を与えるものとして優先処理回路２７から出力さ
れるリフレツシユ受付け信号RACKを用いたが、
これに限らずリフレツシユ動作期間中に出力され
るタイミング信号であればよい。

以上詳述したように本発明の情報処理装置によ
れば、極めて簡単な構成でかつシステム効率を低
下することなく信頼性の高いバス診断が行なえ
る。

【図面の簡単な説明】

第１図および第２図は従来の情報処理装置の概
略構成を示すブロツク図、第３図および第４図は
それぞれ第１図および第２図の特徴を説明するた
めのタイミングチヤート、第５図は本発明の情報
処理装置の一実施例を示す概略構成図、第６図は
上記実施例における優先処理回路の機能説明図、
第７図は上記実施例の要部構成を具体的に示すブ
ロツク図である。１，１２，２２……主メモリ、２，１１，２６
……リフレツシユ制御回路、３，１５，２１……
中央処理装置（CPU）、４，１３，２５……メモ
リバス、５_１〜５ｎ，１４_１〜１４ｎ，２４_１〜
２４ｎ……アクテイブモジユール、６，１６，２
８……メモリアクセス制御回路、２９……リフレ
ツシユ受付け信号線、３０……モジユール番号
線、３３……アドレスレジスタ、３４，３６，３
８，３９……出力ゲート、３５，３７，４０，４
１……入力ゲート、４２……折り返しゲート、４
６，５０……比較器。

Claims

【特許請求の範囲】

１ダイナミツク・ランダム・アクセス・メモリ
を備えた主メモリと、固有のモジユール番号が割
付けられ、この主メモリをアクセスする１台以上
のアクテイブモジユールと、このアクテイブモジ
ユールと同レベルに位置付けられているリフレツ
シユ制御回路および、このリフレツシユ制御回路
から出されるリフレツシユ要求と上記アクテイブ
モジユールから出されるメモリアクセス要求とに
基づいてあらかじめ定められた優先度に従つて上
記主メモリに対する要求の受付けを行なうメモリ
アクセス制御回路を備えた中央処理装置と、この
中央処理装置および上記アクテイブモジユールと
上記主メモリとを接続するためのメモリバスと、
上記リフレツシユ制御回路によつてリフレツシユ
要求が受付けられた場合に、その時点における上
記中央処理装置内のアドレスレジスタもしくはデ
ータレジスタの保持内容を上記メモリバス上に出
力する出力手段と、上記アクテイブモジユールの
一つを選択する選択手段と、上記リフレツシユ制
御回路によつてリフレツシユ要求が受付けられた
場合に、上記選択手段によつて選択されたアクテ
イブモジユールで上記メモリバス上の情報を折り
返す折り返し手段と、この折り返された情報を上
記メモリバスを経由して上記中央処理装置に転送
する転送手段と、この転送された情報と上記アド
レスレジスタもしくは上記データレジスタの保持
内容との一致検出を行なう検出手段とを具備する
ことを特徴とする情報処理装置。