JPS6238799B2 - - Google Patents
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- JPS6238799B2 JPS6238799B2 JP58171053A JP17105383A JPS6238799B2 JP S6238799 B2 JPS6238799 B2 JP S6238799B2 JP 58171053 A JP58171053 A JP 58171053A JP 17105383 A JP17105383 A JP 17105383A JP S6238799 B2 JPS6238799 B2 JP S6238799B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/001—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits characterised by the elements used
- H03M7/005—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits characterised by the elements used using semiconductor devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
-
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は一般に集積半導体回路にかかわり、特
にＭSFET技術を用いて最も都合よく製造され
る型式のランダム・アクセス・メモリに関係す
る。
にＭSFET技術を用いて最も都合よく製造され
る型式のランダム・アクセス・メモリに関係す
る。
読出書込両機能又は読出専用機能を有するラン
ダム・アクセス・メモリにデイジタル・データを
記憶するために近年大規模集積回路が大いに用い
られている。この種の回路では、２進アドレス信
号が外部制御回路から集積回路チツプへ印加され
て数千のアレイ中の単一の２進メモリ・セルを識
別する。多数のこれらの集積回路チツプが標準的
にはメモリ装置中で並列に接続され、１チツプの
みを選択する方法を提供する１入力を除いては対
応する入力を共通に接続されている。最大利用を
はかるために、各々の集積回路チツプ内で自動デ
ータ処理を行なうことによりチツプへの制御信号
の数は最小にすることが望ましい。経済的理由か
ら、単一の集積回路チツプ上に可能な最大数の２
進記憶セルを設けることが非常に望ましい。各チ
ツプの記憶セルの数を増す試みは従つてチツプへ
の外部接続数を増し、パツケージの「ピン数」を
増大する。増大した記憶容量と大きなチツプ面
積、そして増加したピン数を有するパツケージの
要請は材料コストの増加や歩どまりの低下のため
に材料的に回路のコストを増加させる。
ダム・アクセス・メモリにデイジタル・データを
記憶するために近年大規模集積回路が大いに用い
られている。この種の回路では、２進アドレス信
号が外部制御回路から集積回路チツプへ印加され
て数千のアレイ中の単一の２進メモリ・セルを識
別する。多数のこれらの集積回路チツプが標準的
にはメモリ装置中で並列に接続され、１チツプの
みを選択する方法を提供する１入力を除いては対
応する入力を共通に接続されている。最大利用を
はかるために、各々の集積回路チツプ内で自動デ
ータ処理を行なうことによりチツプへの制御信号
の数は最小にすることが望ましい。経済的理由か
ら、単一の集積回路チツプ上に可能な最大数の２
進記憶セルを設けることが非常に望ましい。各チ
ツプの記憶セルの数を増す試みは従つてチツプへ
の外部接続数を増し、パツケージの「ピン数」を
増大する。増大した記憶容量と大きなチツプ面
積、そして増加したピン数を有するパツケージの
要請は材料コストの増加や歩どまりの低下のため
に材料的に回路のコストを増加させる。
64行64列に配列された4096記憶セルを有するラ
ンダム・アクセス・読出／書込メモリが市販され
ている。単一の記憶セルを特別に識別するために
は、12の２進アドレス信号、すなわち行を選択す
る６本と列を選択する６本が必要である。データ
の入力、前記回路の制御動作、電力の提供には９
本のピンを使用することが一般に必要であり、全
部で21本のピンが必要である。結果として22ピ
ン・パツケージが使用される。いくつかの望まし
い制御や電源供給を除いてピン数を18本まで減ら
せるが、この種の回路は多くの妥協を必要とす
る。現在の半導体技術を用いると、単一チツプに
16384個の２進記憶セルを有する読出書込ランダ
ム・アクセス・メモリが可能ではあるが、これは
必要なアドレス入力数が２本増加する。
ンダム・アクセス・読出／書込メモリが市販され
ている。単一の記憶セルを特別に識別するために
は、12の２進アドレス信号、すなわち行を選択す
る６本と列を選択する６本が必要である。データ
の入力、前記回路の制御動作、電力の提供には９
本のピンを使用することが一般に必要であり、全
部で21本のピンが必要である。結果として22ピ
ン・パツケージが使用される。いくつかの望まし
い制御や電源供給を除いてピン数を18本まで減ら
せるが、この種の回路は多くの妥協を必要とす
る。現在の半導体技術を用いると、単一チツプに
16384個の２進記憶セルを有する読出書込ランダ
ム・アクセス・メモリが可能ではあるが、これは
必要なアドレス入力数が２本増加する。
本発明の譲渡人に譲渡されたロバート・ジエ
ー・プレーブステイングによる1974年10月８日提
出の「ダイナミツク・ランダム・アクセス・メモ
リMISFET集積回路」という名称の米国特許出
願第513091号には、該特願は参照により本明細書
に含まれるが、16ピン・パツケージを用いた4096
ビツト・ランダム・アクセス読出／書込メモリが
開示され特許請求されている。これはパツケージ
への行アドレス及び列アドレス入力の両方に同一
の６ピンを用いることにより可能となる。これは
外部中央制御装置の制御下で列選択機能を実行す
るために別の列アドレス・ストローブ信号を用い
ることにより実行される。しかしながら、この回
路は行アドレス信号と列アドレス信号に対して
別々の入力バツフアを、そして又メモリ・アレイ
の隣接する縁に沿つて配置された別別の行及び列
デコード回路を用いている。チツプ選択ピンを７
番目のアドレス入力として用い、チツプ選択機能
を実行するために行又は列アドレス・ストローブ
信号のどちらかを外部的にデコードすることによ
り16ピン・パツケージを保持しつゝこの回路の記
憶セルの数を16384まで増すことができる。
ー・プレーブステイングによる1974年10月８日提
出の「ダイナミツク・ランダム・アクセス・メモ
リMISFET集積回路」という名称の米国特許出
願第513091号には、該特願は参照により本明細書
に含まれるが、16ピン・パツケージを用いた4096
ビツト・ランダム・アクセス読出／書込メモリが
開示され特許請求されている。これはパツケージ
への行アドレス及び列アドレス入力の両方に同一
の６ピンを用いることにより可能となる。これは
外部中央制御装置の制御下で列選択機能を実行す
るために別の列アドレス・ストローブ信号を用い
ることにより実行される。しかしながら、この回
路は行アドレス信号と列アドレス信号に対して
別々の入力バツフアを、そして又メモリ・アレイ
の隣接する縁に沿つて配置された別別の行及び列
デコード回路を用いている。チツプ選択ピンを７
番目のアドレス入力として用い、チツプ選択機能
を実行するために行又は列アドレス・ストローブ
信号のどちらかを外部的にデコードすることによ
り16ピン・パツケージを保持しつゝこの回路の記
憶セルの数を16384まで増すことができる。
従つて、本発明の目的は上記従来技術の欠点を
除去し、チツプサイズを小さくできるように回路
構成された記憶セルアレイを含む集積回路チツプ
を提供することにある。
除去し、チツプサイズを小さくできるように回路
構成された記憶セルアレイを含む集積回路チツプ
を提供することにある。
本発明の基本的な技術思想は、集積回路チツプ
のメモリアレイに対して行アドレス情報と列アド
レス情報との両方をデコードするためにデコーダ
回路を１つで共用させるようにしたことにある。
具体的には、異なる時間に行と列のアドレス信号
の両方を処理する目的で集積回路チツプの１つの
縁に沿つてデコーダ回路を１つだけ設ける構成を
採つている。従つて、デコーダ素子の数は従来の
ものとくらべ実効的に半分に減る。デコーダ回路
を１つだけにする具体的構成例としては、列付勢
出力線を用い、これが対応する列に達するまで隣
接行付勢線間でそれらに沿つて上記列付勢出力線
を延長し、該出力線をその到達点で直角方向に延
長し、それぞれの検出アンプに接続する。
のメモリアレイに対して行アドレス情報と列アド
レス情報との両方をデコードするためにデコーダ
回路を１つで共用させるようにしたことにある。
具体的には、異なる時間に行と列のアドレス信号
の両方を処理する目的で集積回路チツプの１つの
縁に沿つてデコーダ回路を１つだけ設ける構成を
採つている。従つて、デコーダ素子の数は従来の
ものとくらべ実効的に半分に減る。デコーダ回路
を１つだけにする具体的構成例としては、列付勢
出力線を用い、これが対応する列に達するまで隣
接行付勢線間でそれらに沿つて上記列付勢出力線
を延長し、該出力線をその到達点で直角方向に延
長し、それぞれの検出アンプに接続する。
本発明によるランダム・アクセス・メモリは、
単一組のアドレス入力ピン、単一組のサンプリン
グ入力バツフア、行アドレス信号及び列アドレス
信号の両方を連続的に受取る単一のデコーダを用
いている。このデコーダは、選択された行を能動
（エネーブル）に保ち、能動（エネーブル）行が
選択されている間の１つ以上の列アドレス・サイ
クルの間入力バツフアとデコーダを使用しつつ行
中の全てのセルを自動的にアクセスするために行
記憶ノードのアドレスされた行を記憶する能力を
有する。
単一組のアドレス入力ピン、単一組のサンプリン
グ入力バツフア、行アドレス信号及び列アドレス
信号の両方を連続的に受取る単一のデコーダを用
いている。このデコーダは、選択された行を能動
（エネーブル）に保ち、能動（エネーブル）行が
選択されている間の１つ以上の列アドレス・サイ
クルの間入力バツフアとデコーダを使用しつつ行
中の全てのセルを自動的にアクセスするために行
記憶ノードのアドレスされた行を記憶する能力を
有する。
本発明は4096又は16384の同数の２進記憶セル
を有し、16ピン・パツケージで上述した回路と同
じ機能を有し、かつ相当に面積が減少したチツプ
を用いた回路と関係している。それ故本回路はウ
エフア当りのチツプ数の増大、そしてチツプ寸法
の減少から生じる歩どまりの増加から製造経費が
高価ではない。加えて本回路は簡単で高価でない
処理を用いて製造され、アドレス時間が著しく短
い。
を有し、16ピン・パツケージで上述した回路と同
じ機能を有し、かつ相当に面積が減少したチツプ
を用いた回路と関係している。それ故本回路はウ
エフア当りのチツプ数の増大、そしてチツプ寸法
の減少から生じる歩どまりの増加から製造経費が
高価ではない。加えて本回路は簡単で高価でない
処理を用いて製造され、アドレス時間が著しく短
い。
特に、本発明は同数が望ましい行と列に配置さ
れた多数の記憶セルを用いている。デコーダは行
の端部のアレイの一方の縁に沿つて配置され、検
出アンプは各列に設けられ、検出アンプはデコー
ダと直角に整合している。デコーダは各行に行付
勢出力と各列対に列付勢出力を有している。デコ
ーダからの行付勢線はアレイを横切つて行と平行
に延びる。列アドレス線はその対応する列に到達
するまで行付勢線間を延び、次いで回路中の異な
るレベルの導体を相互接続し、その各々の検出ア
ンプへ向けて行と直角に延びる。
れた多数の記憶セルを用いている。デコーダは行
の端部のアレイの一方の縁に沿つて配置され、検
出アンプは各列に設けられ、検出アンプはデコー
ダと直角に整合している。デコーダは各行に行付
勢出力と各列対に列付勢出力を有している。デコ
ーダからの行付勢線はアレイを横切つて行と平行
に延びる。列アドレス線はその対応する列に到達
するまで行付勢線間を延び、次いで回路中の異な
るレベルの導体を相互接続し、その各々の検出ア
ンプへ向けて行と直角に延びる。
本発明の特定の実施例では、アレイは等しく半
分に分割され、検出アンプの行はメモリ・アレイ
の半分の間を行と平行に延び、平衡分割検出線の
使用を可能にしている。デコーダは検出アンプの
行の一方の端部に配置され、列アドレス線は検出
アンプに向う記憶セル・アレイの対向する半分か
ら延びている。デコーダには32個のデコード装置
のみが用いられ、各デコーダは２本の行付勢出力
と１本の列付勢出力を発生するが、他の組合せも
可能である。
分に分割され、検出アンプの行はメモリ・アレイ
の半分の間を行と平行に延び、平衡分割検出線の
使用を可能にしている。デコーダは検出アンプの
行の一方の端部に配置され、列アドレス線は検出
アンプに向う記憶セル・アレイの対向する半分か
ら延びている。デコーダには32個のデコード装置
のみが用いられ、各デコーダは２本の行付勢出力
と１本の列付勢出力を発生するが、他の組合せも
可能である。
特に、32本の列付勢線の各々は２個の検出アン
プをアドレスする。２対のデータ線が検出アンプ
と並列に延び、各対は別々の読出／書込みアンプ
に行き、次いで列アドレス入力の最小桁ビツトに
より多重化される。同様に、32個のデコーダから
の２本の行付勢出力は最小桁の行アドレス・ビツ
トによりデコーダの出力で多重化される。
プをアドレスする。２対のデータ線が検出アンプ
と並列に延び、各対は別々の読出／書込みアンプ
に行き、次いで列アドレス入力の最小桁ビツトに
より多重化される。同様に、32個のデコーダから
の２本の行付勢出力は最小桁の行アドレス・ビツ
トによりデコーダの出力で多重化される。
本発明の特性と思われる新規な特徴は添附した
特許請求の範囲に記載されている。しかしなが
ら、本発明自体はその他の目的や利点と共に、添
附した図面と関連して図示した実施例の以下の詳
細な説明を参照することにより最も良く理解でき
る。
特許請求の範囲に記載されている。しかしなが
ら、本発明自体はその他の目的や利点と共に、添
附した図面と関連して図示した実施例の以下の詳
細な説明を参照することにより最も良く理解でき
る。
図面を参照すると、本発明による集積回路チツ
プが第１図で全体を参照番号１０で示され、チツ
プ１０の寸法は第１図と実質的に縮尺を合せて示
してある。この回路は第６図に示す種類の4096個
のメモリ・セルを含む。これらのメモリ・セルの
各々は桁（デイジツト）線１６と回路供給電圧１
８との間に接続された容量性記憶ノード１２と電
界効果トランジスタ１４とを含み、行付勢線２０
がトランジスタ１４のゲートに接続される。行付
勢線１２を高状態にしてトランジスタ１４をオン
にし、桁（デイジツト）線１６を所望の電圧、論
理「０」レベルに対しては0V又は論理「１」レ
ベルに対してはある正の電圧にして記憶ノード１
２に与え、次いで行付勢線２０をオフにしてデー
タが記憶される。線１６をある所定の電圧にプリ
チヤージし、行付勢線２０を高状態にしてトラン
ジスタ１４をオンにし、桁（デイジツト）線１６
の電圧変化を検出することによりデータが記憶セ
ルから読出される。電圧変化の大きさが論理
「１」又は論理「０」のどちらがセルに記憶され
ているかを表わす。便宜上、これらのセルはＲx
Ｃyのように行と列で指定される、ここでｘは行
でｙが列である。例えば、第１行のセルはR1C1
からR1C64で指定され、第１列のセルはR1C1から
R64C1で指定される。行３１−３４と列C1−C4に
共通なセルのみが第４図に特に図示されている。
プが第１図で全体を参照番号１０で示され、チツ
プ１０の寸法は第１図と実質的に縮尺を合せて示
してある。この回路は第６図に示す種類の4096個
のメモリ・セルを含む。これらのメモリ・セルの
各々は桁（デイジツト）線１６と回路供給電圧１
８との間に接続された容量性記憶ノード１２と電
界効果トランジスタ１４とを含み、行付勢線２０
がトランジスタ１４のゲートに接続される。行付
勢線１２を高状態にしてトランジスタ１４をオン
にし、桁（デイジツト）線１６を所望の電圧、論
理「０」レベルに対しては0V又は論理「１」レ
ベルに対してはある正の電圧にして記憶ノード１
２に与え、次いで行付勢線２０をオフにしてデー
タが記憶される。線１６をある所定の電圧にプリ
チヤージし、行付勢線２０を高状態にしてトラン
ジスタ１４をオンにし、桁（デイジツト）線１６
の電圧変化を検出することによりデータが記憶セ
ルから読出される。電圧変化の大きさが論理
「１」又は論理「０」のどちらがセルに記憶され
ているかを表わす。便宜上、これらのセルはＲx
Ｃyのように行と列で指定される、ここでｘは行
でｙが列である。例えば、第１行のセルはR1C1
からR1C64で指定され、第１列のセルはR1C1から
R64C1で指定される。行３１−３４と列C1−C4に
共通なセルのみが第４図に特に図示されている。
上述したように、第６図に図示したものと同じ
全体で4096個の記憶セルがチツプ１０に設けられ
る。必要に応じて、16384個のセルも設けられ
る。記憶セルの半分は第１図の破線２２で囲まれ
た部分に配置され、他の半分は破線２４で囲まれ
る区域に配置される。区域２２の記憶セルは第１
図で水平に延びる３２の並列な行と垂直に延びる
64列に配列される。同様に、アレイ２４のセルは
３２の水平行と６４の垂直列に配列される。１つ
が各垂直列に対応している64個のアンプが破線２
６で囲まれる破線域内の２つのメモリ・セルのア
レイ間に配置される。検出アンプはSA1−SA64で
指示され、後述するように拡大部は第２及び４図
に図示されている。本発明の重要な利点は、本発
明の譲渡人に譲渡され、ロバート・ジエー・プレ
ーブステイングとポール・アール、シユレーダー
により本願と同日に提出された「ダイナミツク・
ランダム・アクセス・メモリ」という名称の共願
の米国特許出願に記載され特許請求されている種
類の分割検出線を有する平衡ダイナミツク検出ア
ンプが使用できる点であり、該出願は参照により
本明細書に含まれる。このダイナミツク検出アン
プは選択された列の両方の半分部分へのダイレク
ト・アクセスを必要とし、本明細書で開示するデ
コード方法が前記アクセスを提供する。従つて、
検出アンプSA1−SA64の各々がC1−C64及び１
−64で指示される真及び補桁（デイジツト）
線、すなわち検出バスを有するが、桁（デイジツ
ト）線の内の最初の16対のみが第２図に図示され
ている。
全体で4096個の記憶セルがチツプ１０に設けられ
る。必要に応じて、16384個のセルも設けられ
る。記憶セルの半分は第１図の破線２２で囲まれ
た部分に配置され、他の半分は破線２４で囲まれ
る区域に配置される。区域２２の記憶セルは第１
図で水平に延びる３２の並列な行と垂直に延びる
64列に配列される。同様に、アレイ２４のセルは
３２の水平行と６４の垂直列に配列される。１つ
が各垂直列に対応している64個のアンプが破線２
６で囲まれる破線域内の２つのメモリ・セルのア
レイ間に配置される。検出アンプはSA1−SA64で
指示され、後述するように拡大部は第２及び４図
に図示されている。本発明の重要な利点は、本発
明の譲渡人に譲渡され、ロバート・ジエー・プレ
ーブステイングとポール・アール、シユレーダー
により本願と同日に提出された「ダイナミツク・
ランダム・アクセス・メモリ」という名称の共願
の米国特許出願に記載され特許請求されている種
類の分割検出線を有する平衡ダイナミツク検出ア
ンプが使用できる点であり、該出願は参照により
本明細書に含まれる。このダイナミツク検出アン
プは選択された列の両方の半分部分へのダイレク
ト・アクセスを必要とし、本明細書で開示するデ
コード方法が前記アクセスを提供する。従つて、
検出アンプSA1−SA64の各々がC1−C64及び１
−64で指示される真及び補桁（デイジツト）
線、すなわち検出バスを有するが、桁（デイジツ
ト）線の内の最初の16対のみが第２図に図示され
ている。
16個のデコーダ回路D1−D16が破線３０で定ま
る区域に配置され、16個のデコーダ回路D17−D32
が破線３２で定まる区域に配置されている。金属
化パツド３４−３９にワイヤ・ボール接着されて
いるのが概略的に図示されている６本のアドレス
入力A0−A5の各々が対応する破線域により指示
される区域に実質的に配置されている６個のアド
レス・バツフアAB0−AB5に接続される。バツフ
アAB0−AB5の各々はサンプル保持型式であるこ
とが望ましく、真及び補アドレス信号を発生す
る。特に、アドレス・バツフアAB0−AB5は、本
発明の譲渡人に譲渡され、本願と同日にポール・
アール、シユレーダ及びロバート・ジエー・プレ
ーブステイングにより提出された「TTL論理入
力用MOSFET」という名称の共願の米国特許出
願に記載されている型式が望ましい。該出願は参
照により本明細書に含まれる。しかしながら、本
発明の幅広い面から、従来の任意の入力バツフア
を使用してもよい。
る区域に配置され、16個のデコーダ回路D17−D32
が破線３２で定まる区域に配置されている。金属
化パツド３４−３９にワイヤ・ボール接着されて
いるのが概略的に図示されている６本のアドレス
入力A0−A5の各々が対応する破線域により指示
される区域に実質的に配置されている６個のアド
レス・バツフアAB0−AB5に接続される。バツフ
アAB0−AB5の各々はサンプル保持型式であるこ
とが望ましく、真及び補アドレス信号を発生す
る。特に、アドレス・バツフアAB0−AB5は、本
発明の譲渡人に譲渡され、本願と同日にポール・
アール、シユレーダ及びロバート・ジエー・プレ
ーブステイングにより提出された「TTL論理入
力用MOSFET」という名称の共願の米国特許出
願に記載されている型式が望ましい。該出願は参
照により本明細書に含まれる。しかしながら、本
発明の幅広い面から、従来の任意の入力バツフア
を使用してもよい。
アドレス入力バツフアAB0は１列として第７図
に図示してある。アドレス入力A0はバイポーラ
TTL回路からの論理レベルを表わす標準的には
＋0.8V又は＋1.8Vとして端子３１に印加され
る。トラツプ・アドレス・ノードはラツチ・アド
レス・ノード３５が低状態の間に瞬間的に高状態
にされるため、トランジスタ３７，３９，４１が
オンとなる。これはアドレス入力A0の電圧に近
い電圧がノード４３，４５に記憶され、標準的に
は＋1.4Vである基準電圧がノード４７に記憶さ
れる。短時間後に「トラツプ・アドレス」ノード
３３は低状態に移行し、「ラツチ・アドレス」ノ
ード３５は高状態となる。ノード４５，４７のト
ラツプされた電圧はコンデンサ５３，５５により
トランジスタ４９，５１の閾値以上に容量的にブ
ーストされる。ノード４５，４７の異なる電圧に
よるトランジスタ４９，５１の導通の差が差動ア
ンプ５３で検出され、該アンプの出力はラツチ・
アドレス入力３５の信号によつてセツトされるラ
ツチ５５に印加される。これにより適当な論理レ
ベルを取る補出力A0，０が発生される。この
回路は上述した出願で詳細に記載され特許請求さ
れている。ラツチ５５の出力は上述した出願番号
第513091号に記載されているようにラツチ・クロ
ツク信号の発生まで両方共低レベルにとどまる。
に図示してある。アドレス入力A0はバイポーラ
TTL回路からの論理レベルを表わす標準的には
＋0.8V又は＋1.8Vとして端子３１に印加され
る。トラツプ・アドレス・ノードはラツチ・アド
レス・ノード３５が低状態の間に瞬間的に高状態
にされるため、トランジスタ３７，３９，４１が
オンとなる。これはアドレス入力A0の電圧に近
い電圧がノード４３，４５に記憶され、標準的に
は＋1.4Vである基準電圧がノード４７に記憶さ
れる。短時間後に「トラツプ・アドレス」ノード
３３は低状態に移行し、「ラツチ・アドレス」ノ
ード３５は高状態となる。ノード４５，４７のト
ラツプされた電圧はコンデンサ５３，５５により
トランジスタ４９，５１の閾値以上に容量的にブ
ーストされる。ノード４５，４７の異なる電圧に
よるトランジスタ４９，５１の導通の差が差動ア
ンプ５３で検出され、該アンプの出力はラツチ・
アドレス入力３５の信号によつてセツトされるラ
ツチ５５に印加される。これにより適当な論理レ
ベルを取る補出力A0，０が発生される。この
回路は上述した出願で詳細に記載され特許請求さ
れている。ラツチ５５の出力は上述した出願番号
第513091号に記載されているようにラツチ・クロ
ツク信号の発生まで両方共低レベルにとどまる。
アドレス・バツフアAB1−AB5の各々からの真
及び補出力は以後詳細に説明するように様々な組
合せで32個のデコーダD1−D32に印加される。バ
ツフアAB0からの真及び補出力は第１図の線A0，
０に表わされるように32個のデコーダD1−D32
の各々から２本の行付勢出力の内の１本を選択す
るために用いられ、かつ多重化回路４０を制御し
て２個の読出／書込アンプ４２からどの対の出力
をデータＩ／Ｏバス４４に接続するかを選択する
ために用いられる。バス４４は上述した共願の出
願番号第513091号に開示される方法で一般的にデ
ータ入力バツフア４６とデータ出力バツフア４８
に接続される。
及び補出力は以後詳細に説明するように様々な組
合せで32個のデコーダD1−D32に印加される。バ
ツフアAB0からの真及び補出力は第１図の線A0，
０に表わされるように32個のデコーダD1−D32
の各々から２本の行付勢出力の内の１本を選択す
るために用いられ、かつ多重化回路４０を制御し
て２個の読出／書込アンプ４２からどの対の出力
をデータＩ／Ｏバス４４に接続するかを選択する
ために用いられる。バス４４は上述した共願の出
願番号第513091号に開示される方法で一般的にデ
ータ入力バツフア４６とデータ出力バツフア４８
に接続される。
チツプ選択、行アドレス・ストローブ
、列アドレス・ストローブ、読出又は
書込選択信号と指示される４つの制御信
号がそれぞれ接着パツド５０−５３により表わさ
れる入力に印加される。データ入力バツフア４６
へのデータ入力はパツド５４に印加され、デー
タ・バツフア４８からのデータ出力はパツド５５
から出る。ＶDD，ＶBB，ＶCCと接地電位を含む４
電圧供給はそれぞれパツド５６−５９に印加さ
れ、全部で16本のチツプへの外部接続を与える。
本回路では、ＶDDは最大供給電圧で、上述した出
願のＶGGと等価であり、ＶBBはさらに上述の出願
のＶDDと同様である。これら外部接続は従来のハ
ーメチツク・シールのインライン・パツケージの
ピンに行く。読出／書込アンプ４２、多重化回路
４０、入力バツフア４６、出力バツフア４８、そ
して上述した出願の出願番号第513091号に記載さ
れたものを含む全ての必要機能を達成するための
内部クロツク発生器を含む制御論理部は破線６０
で定まる区域に主として配置される。接着パツド
５０−５９はしかしながら必ずしも第１図に図示
した位置には配置されず、概略的にのみ図示して
ある。この点に関して、本発明の回路を動作させ
るためにはある程度種々の制御論理機能が異なら
なければならないが、必要な修正は当業者の範囲
内であることが認められる。
、列アドレス・ストローブ、読出又は
書込選択信号と指示される４つの制御信
号がそれぞれ接着パツド５０−５３により表わさ
れる入力に印加される。データ入力バツフア４６
へのデータ入力はパツド５４に印加され、デー
タ・バツフア４８からのデータ出力はパツド５５
から出る。ＶDD，ＶBB，ＶCCと接地電位を含む４
電圧供給はそれぞれパツド５６−５９に印加さ
れ、全部で16本のチツプへの外部接続を与える。
本回路では、ＶDDは最大供給電圧で、上述した出
願のＶGGと等価であり、ＶBBはさらに上述の出願
のＶDDと同様である。これら外部接続は従来のハ
ーメチツク・シールのインライン・パツケージの
ピンに行く。読出／書込アンプ４２、多重化回路
４０、入力バツフア４６、出力バツフア４８、そ
して上述した出願の出願番号第513091号に記載さ
れたものを含む全ての必要機能を達成するための
内部クロツク発生器を含む制御論理部は破線６０
で定まる区域に主として配置される。接着パツド
５０−５９はしかしながら必ずしも第１図に図示
した位置には配置されず、概略的にのみ図示して
ある。この点に関して、本発明の回路を動作させ
るためにはある程度種々の制御論理機能が異なら
なければならないが、必要な修正は当業者の範囲
内であることが認められる。
デコーダD1−D32の各々は、特にデコーダD17
を図示した第３図に図示したようなものが実質的
に望ましい。デコーダD17はプリチヤージ・ノー
ド１００とアース間に並列に接続されたトランジ
スタQ1−Q5を含む。プリチヤージ・ノード１０
０は、ＶDDに移行する線１０２上のプリチヤージ
信号P1に応答してトランジスタQ6を介してＶDD
近くまでプリチヤージされる。プリチヤージ・ノ
ード１００はトランジスタQ7を介してトランジ
スタQ8のゲートへ、トランジスタQ9を介してト
ランジスタQ10のゲートへ、トランジスタQ11を
介してトランジスタQ12のゲートへ接続される。
トランジスタQ8，Q10のゲートは行選択記憶又は
制御ノードRN33，34をそれぞれ形成し、トラ
ンジスタQ12のゲートは列選択ノードCNである。
を図示した第３図に図示したようなものが実質的
に望ましい。デコーダD17はプリチヤージ・ノー
ド１００とアース間に並列に接続されたトランジ
スタQ1−Q5を含む。プリチヤージ・ノード１０
０は、ＶDDに移行する線１０２上のプリチヤージ
信号P1に応答してトランジスタQ6を介してＶDD
近くまでプリチヤージされる。プリチヤージ・ノ
ード１００はトランジスタQ7を介してトランジ
スタQ8のゲートへ、トランジスタQ9を介してト
ランジスタQ10のゲートへ、トランジスタQ11を
介してトランジスタQ12のゲートへ接続される。
トランジスタQ8，Q10のゲートは行選択記憶又は
制御ノードRN33，34をそれぞれ形成し、トラ
ンジスタQ12のゲートは列選択ノードCNである。
バツフアAB1−AB5からの５組の真及び補アド
レス信号A1−A5，１−５は32個のデコーダ
D1−D32の全てを通して垂直に延びる線１０４−
１１３に印加される。バツフアAB0からの出力
A0，０は、32個のデコーダD1−D32に印加され
る行アドレス・サイクルの間をA0（行）、０
（行）信号を発生し、多重化回路４０に印加され
る列アドレス・サイクルの間A0（列）、０
（列）を信号する回路４１に印加される。各各の
デコーダの５個のトランジスタQ1−Q5のゲート
は10本の真及び補行アドレス線１０４−１１３の
内の５本の固有の組合せに接続される。例えば、
トランジスタQ1−Q5のゲートはアドレス線A1，
A2，A3，A4，A5に接続され、これはデコーダ
D17で用いられる数１６の２進表現である。各デ
コーダのトランジスタQ1−Q5のゲートを５対の
アドレス線に接続する固有の方法を除いて、第３
図の破線内に図示した回路の残りの部分は全デコ
ーダ回路を通して同一である。従つてノード１０
０は便宜上デコード・ノードと呼ばれる。
レス信号A1−A5，１−５は32個のデコーダ
D1−D32の全てを通して垂直に延びる線１０４−
１１３に印加される。バツフアAB0からの出力
A0，０は、32個のデコーダD1−D32に印加され
る行アドレス・サイクルの間をA0（行）、０
（行）信号を発生し、多重化回路４０に印加され
る列アドレス・サイクルの間A0（列）、０
（列）を信号する回路４１に印加される。各各の
デコーダの５個のトランジスタQ1−Q5のゲート
は10本の真及び補行アドレス線１０４−１１３の
内の５本の固有の組合せに接続される。例えば、
トランジスタQ1−Q5のゲートはアドレス線A1，
A2，A3，A4，A5に接続され、これはデコーダ
D17で用いられる数１６の２進表現である。各デ
コーダのトランジスタQ1−Q5のゲートを５対の
アドレス線に接続する固有の方法を除いて、第３
図の破線内に図示した回路の残りの部分は全デコ
ーダ回路を通して同一である。従つてノード１０
０は便宜上デコード・ノードと呼ばれる。
トラツプ行デコード信号TRD、列付勢信号
CE、行付勢信号REA0、補行付勢信号RE０が
全３２デコーダを通して延びる線１１４−１１７
にそれぞれ印加される。行付勢信号REA0，RE
０は端子１２２に印加される行付勢信号REとア
ドレス信号A0（行）に応答して１１８−１２０
で表わされる適当なアンド・ゲートにより発生さ
れる。従つて、タイミング及び制御回路により行
サイクルの間の適当な時に発生された行付勢信号
REに応答して相補的にREA0又はRE０のどち
らかが高状態で他方が低状態である。
CE、行付勢信号REA0、補行付勢信号RE０が
全３２デコーダを通して延びる線１１４−１１７
にそれぞれ印加される。行付勢信号REA0，RE
０は端子１２２に印加される行付勢信号REとア
ドレス信号A0（行）に応答して１１８−１２０
で表わされる適当なアンド・ゲートにより発生さ
れる。従つて、タイミング及び制御回路により行
サイクルの間の適当な時に発生された行付勢信号
REに応答して相補的にREA0又はRE０のどち
らかが高状態で他方が低状態である。
REA0信号の線１１６はトランジスタQ8のドレ
イン・ノードに接続され、行付勢線RE33はソー
ス・ノードから延びる。トランジスタQ10のドレ
イン・ノードはRE信号の線１１７に接続さ
れ、ソース・ノードは行付勢線RE34に接続され
る。トランジスタQ8，Q10のゲートはそれぞれ行
制御ノードRN33，34を形成する。トランジス
タQ12のドレインは列付勢信号CEを運ぶ線１１５
に接続され、ソースは列付勢線CE17に接続され
る。トラツプ行デコード線１１４はトランジスタ
Q7，Q9のゲートに接続される。線１２４はトラ
ンジスタQ11のゲートに接続され、トランジスタ
Q13を介してＶDDに接続される。線１２４の他端
は通常開放されている。トランジスタQ13のゲー
トは後述するようにトランジスタQ11の浮遊容量
によりノード１２４をブートストラツプすること
を可能にするようにＶDDに接続される。
イン・ノードに接続され、行付勢線RE33はソー
ス・ノードから延びる。トランジスタQ10のドレ
イン・ノードはRE信号の線１１７に接続さ
れ、ソース・ノードは行付勢線RE34に接続され
る。トランジスタQ8，Q10のゲートはそれぞれ行
制御ノードRN33，34を形成する。トランジス
タQ12のドレインは列付勢信号CEを運ぶ線１１５
に接続され、ソースは列付勢線CE17に接続され
る。トラツプ行デコード線１１４はトランジスタ
Q7，Q9のゲートに接続される。線１２４はトラ
ンジスタQ11のゲートに接続され、トランジスタ
Q13を介してＶDDに接続される。線１２４の他端
は通常開放されている。トランジスタQ13のゲー
トは後述するようにトランジスタQ11の浮遊容量
によりノード１２４をブートストラツプすること
を可能にするようにＶDDに接続される。
32個のデコード回路D1−D17から延びる64本の
行付勢線RE1−RE64と32本の列付勢線CE1−CE32
がある。第２図に良く図示されているように、行
付勢線RE1−RE64はセルの行に沿つて平行に延び
ているが、デコーダD12−D21からのそれぞれの行
付勢線RE24−RE40のみが第２図に図示されてい
る。列１−１６のみを図示してあるが、全ての行
付勢線RE1−RE64はデコーダD1−D32からアレイ
の全64列を完全に横切つて延びていることを理解
されたい。デコーダD1−D32から水平に延びる行
付勢線と列付勢線は標準的には金属線である。し
かしながら、各列付勢線の各々の水平金属部分
は、特定の列に到達して集積回路中の異なるレベ
ルの導体、通常拡散域又は多結晶半導体層と接す
ると終端し、次いで第２図に図示されるように列
と平行に適当な検出アンプに進むことに注意され
たい。例えば、デコーダD16，D17からのそれぞれ
の列線CE16，CE17は第２及び第３列の間で水平
導体から垂直導体に転移し、それぞれ検出アンプ
の行へ向けて下方又は上方へ進む。同様に、列付
勢信号CE15，CE18は第６及び第７列間で転移
し、それぞれ検出アンプの行に向けて下方又は上
方へ進む。それぞれ検出アンプ行の上下のデコー
ダ回路から発する連続する各列付勢線の対は４列
毎の後に曲つて検出アンプへ向けて進むため、列
付勢線CE14、CE19は列１０，１１間のアレイを
通して垂直に延び、列付勢線CE13、CE20は例１
４，１５間を垂直に延びる。これは最後に列付勢
線CE1，CE32が列６２，６３間の検出アンプに進
む所まで続くが、この配列は図示されていない。
行付勢線RE1−RE64と32本の列付勢線CE1−CE32
がある。第２図に良く図示されているように、行
付勢線RE1−RE64はセルの行に沿つて平行に延び
ているが、デコーダD12−D21からのそれぞれの行
付勢線RE24−RE40のみが第２図に図示されてい
る。列１−１６のみを図示してあるが、全ての行
付勢線RE1−RE64はデコーダD1−D32からアレイ
の全64列を完全に横切つて延びていることを理解
されたい。デコーダD1−D32から水平に延びる行
付勢線と列付勢線は標準的には金属線である。し
かしながら、各列付勢線の各々の水平金属部分
は、特定の列に到達して集積回路中の異なるレベ
ルの導体、通常拡散域又は多結晶半導体層と接す
ると終端し、次いで第２図に図示されるように列
と平行に適当な検出アンプに進むことに注意され
たい。例えば、デコーダD16，D17からのそれぞれ
の列線CE16，CE17は第２及び第３列の間で水平
導体から垂直導体に転移し、それぞれ検出アンプ
の行へ向けて下方又は上方へ進む。同様に、列付
勢信号CE15，CE18は第６及び第７列間で転移
し、それぞれ検出アンプの行に向けて下方又は上
方へ進む。それぞれ検出アンプ行の上下のデコー
ダ回路から発する連続する各列付勢線の対は４列
毎の後に曲つて検出アンプへ向けて進むため、列
付勢線CE14、CE19は列１０，１１間のアレイを
通して垂直に延び、列付勢線CE13、CE20は例１
４，１５間を垂直に延びる。これは最後に列付勢
線CE1，CE32が列６２，６３間の検出アンプに進
む所まで続くが、この配列は図示されていない。
各列付勢線は第２，４図からわかるようにアレ
イの２列を同時に付勢する。例えば、列付勢線
CE16は検出アンプSA1，SA2を付勢し、列付勢線
CE17は検出アンプSA3，SA4を付勢する。上述し
たように、２組の真及び補データ線DL1，1と
DL0，0が全64個の検出アンプSA1−SA64に沿
つて延びている。真及び補桁（デイジツト）又は
検出線を真及び補データ線の対応する組に接続し
た時に各検出アンプ又は「列」は付勢されたと言
える。例えば、列付勢線CE16が能動（エネーブ
ル）、すなわち高状態の時、分割桁（デイジツ
ト）線C1，１はトランジスタ１５０，１５２
によりデータ線DL0，0に接続され、分割デー
タ線C2，２はトランジスタ１５４，１５６に
よりそれぞれデータ線DL1，1に接続される。
同様に、列付勢線CE17が能動（エネーブル）で
あると、トランジスタ１５８，１６０が列線
C4，４をデータ線DL0，0に接続し、トラン
ジスタ１６２，１６４が列線C3，３をデータ
線DL1，1に接続する。従つて、能動（エネー
ブル）である１本の列付勢線CE1−CE32に応答し
て各列アドレス・サイクルの間に選択された行の
２つの隣接する列のセルからデータが各データ線
対DL0，0とDL1，1に接続されることに注意
されたい。このデータは検出アンプSA1−SA64と
同様に機能する第１図の各読出／書込アンプ４２
により検出され、アンプ４２の内の１個からの出
力は列アドレス信号A0（列）、０（列）に応答
してアルチプレクサ４０により選択される。
イの２列を同時に付勢する。例えば、列付勢線
CE16は検出アンプSA1，SA2を付勢し、列付勢線
CE17は検出アンプSA3，SA4を付勢する。上述し
たように、２組の真及び補データ線DL1，1と
DL0，0が全64個の検出アンプSA1−SA64に沿
つて延びている。真及び補桁（デイジツト）又は
検出線を真及び補データ線の対応する組に接続し
た時に各検出アンプ又は「列」は付勢されたと言
える。例えば、列付勢線CE16が能動（エネーブ
ル）、すなわち高状態の時、分割桁（デイジツ
ト）線C1，１はトランジスタ１５０，１５２
によりデータ線DL0，0に接続され、分割デー
タ線C2，２はトランジスタ１５４，１５６に
よりそれぞれデータ線DL1，1に接続される。
同様に、列付勢線CE17が能動（エネーブル）で
あると、トランジスタ１５８，１６０が列線
C4，４をデータ線DL0，0に接続し、トラン
ジスタ１６２，１６４が列線C3，３をデータ
線DL1，1に接続する。従つて、能動（エネー
ブル）である１本の列付勢線CE1−CE32に応答し
て各列アドレス・サイクルの間に選択された行の
２つの隣接する列のセルからデータが各データ線
対DL0，0とDL1，1に接続されることに注意
されたい。このデータは検出アンプSA1−SA64と
同様に機能する第１図の各読出／書込アンプ４２
により検出され、アンプ４２の内の１個からの出
力は列アドレス信号A0（列）、０（列）に応答
してアルチプレクサ４０により選択される。
上述したように、水平に延びる行付勢線RE1−
RE64と列付勢線CE1−CE32の水平に延びる部分
は標準的には金属層により形成される。桁（デイ
ジツト）線C1−C64と０−64は通常半導体基
板の拡散域により形成される。列付勢線CE1−
CE32の垂直部分は、従来の方法で酸化物層又は
他の絶縁層の接触開口部により線の金属水平部分
に接続された拡散域により形成される。本発明の
望ましい実施例のように装置を製造するためにシ
リコン・ゲート技術を用いる場合、桁（デイジツ
ト）線C1−C64と１−64は拡散域でもよく、
列付勢線CE1−CE32の垂直部分はトランジスタの
ゲートを形成するポリシリコン層により形成され
る。列付勢線の水平部分及び行付勢線は金属であ
る。いずれにせよ、列付勢線の垂直部分の空間を
設けるため列線をわずかに拡げることが必要であ
る。この理由から、必要となる面積を縮小するた
め列付勢線を同一行間の検出アンプの行の上下の
両方から進ませることが望ましい。
RE64と列付勢線CE1−CE32の水平に延びる部分
は標準的には金属層により形成される。桁（デイ
ジツト）線C1−C64と０−64は通常半導体基
板の拡散域により形成される。列付勢線CE1−
CE32の垂直部分は、従来の方法で酸化物層又は
他の絶縁層の接触開口部により線の金属水平部分
に接続された拡散域により形成される。本発明の
望ましい実施例のように装置を製造するためにシ
リコン・ゲート技術を用いる場合、桁（デイジツ
ト）線C1−C64と１−64は拡散域でもよく、
列付勢線CE1−CE32の垂直部分はトランジスタの
ゲートを形成するポリシリコン層により形成され
る。列付勢線の水平部分及び行付勢線は金属であ
る。いずれにせよ、列付勢線の垂直部分の空間を
設けるため列線をわずかに拡げることが必要であ
る。この理由から、必要となる面積を縮小するた
め列付勢線を同一行間の検出アンプの行の上下の
両方から進ませることが望ましい。
回路１０の動作は、回路１０のアドレス機能の
みに関する信号のタイミング線図である第５図を
参照すると良く理解できる。上述したように、チ
ツプ１０は上述の共願の出願番号第513091号に記
載されているのと正確に同じ方法で外部制御回路
により操作され、商用実施例ではピン互換性があ
るように設計されている。行アドレス信号は端子
５１の行アドレス・ストローブ信号の前に
入力A0−A5に印加される。このプリチヤージ時
間の間、プリチヤージ信号P1は高状態であるため
トランジスタQ6はオンし、全アドレス線１０４
−１１３が低状態であるためノード１００はＶDD
より閾値だけ低い値にプリチヤージされる。プリ
チヤージ時間の間トラツプ・デコード線１１４は
ＶDDまで駆動されるため行ノードRN33と34も
ＶDDより閾値だけ低い値にプリチヤージされる。
プリチヤージP1が高状態に移行する前に、トラン
ジスタQ13の結果として列ブートストラツプ・ノ
ード１２４はＶDDより閾値だけ低い値、ＶDDが＋
12Vに等しい場合には標準的には＋10Vにチヤー
ジされる。次いでプリチヤージ信号P1が高状態に
移行すると、ノード１２４は32個のデコーダの32
個のトランジスタQ11の浮遊容量により約＋16V
までブートストラツプされる。この結果、列ノー
ドCN17もＶDDより閾値だけ低い値にチヤージさ
れる。入力５１に行アドレス・ストローブ信号
を受信すると、時間線２００により表わさ
れるプリチヤージ信号P1は転移２００ａに示され
るように高レベルから接地電位に降下し、制御論
理部は第５図の時間線２０２の転移２０２ａによ
り表わされる論理信号A1−A5を発生するために
入力バツフアAB0−AB5を自動的にラツチするの
に必要な一連のクロツク・パルスを発生する。プ
リチヤージ信号が低状態に移行してトランジスタ
Q6をオフにし、各アドレス・バツフアAB0−AB5
からの真及び補出力が高状態に移行するため、１
個以上のトランジスタQ1−Q5がオンとなつてい
ることから32個のデコーダの内の31個のノード１
００は接地電位に放電される。この結果、これら
31個のデコーダの行ノードRN，と列ノード
CNも接地電位に放電される。全トランジスタQ1
−Q5がオフのままの選択されたデコーダのノー
ド１００はノードRN，と列ノードCNのよう
に高状態にとどまる。しかしながら、列付勢線
CEが低状態であるため、列付勢出力はまだ発生
されない。次いで時間線２０４により表わされる
トラツプ行デコード線１１４は事象２０４ａで示
すように＋12Vから接地電位に降下してトランジ
スタQ7，Q9をオフにする。これはアドレスされ
たデコーダの行ノードRN，の高電位とその他
全てのデコーダの行ノードRN，の低電圧をト
ラツプする。同時に、ノード１２２の行付勢信号
はREA又はRE０線１１６，１１７を第５図の
時間線２０６線上の２０６ａで表わすように高状
態に移行させる。この結果、１本の行付勢線のみ
が高状態に移行し、他の全ての63本は低状態にと
どまつて付勢された行のセルのみを付勢する。例
えば、アドレス線A0が高状態で、デコーダ１７
をアドレスしたことを示すデコーダD17のノード
１００が高状態の場合、行付勢線RE33が高状態
となり、その他全ての行付勢線RE1−RE32と
RE34−RE64は低状態にとどまる。これにより２
進データは検出アンプSA1−SA64によりセル
R33C1〜R33C64から読出される。次いで標準的に
は線２０４，２０６が転移２０４ａ，２０６ａを
行なうのと同時に高状態であつたアドレス線１０
４−１１３が事象２０２ｂに示すように低状態に
復帰する。これら３事象は行アドレス・ストロー
ブ後に自動的に所定の時間で発生する。プ
リチヤージ信号は事象２０２ｂ，２０４ａ，２０
６ａが完了した後再び事象２００ｂに示すように
高状態に移行し、再び全デコーダ回路D1−D32の
ノード１００と共に全３２デコーダの列ノード
CNをプリチヤージする。
みに関する信号のタイミング線図である第５図を
参照すると良く理解できる。上述したように、チ
ツプ１０は上述の共願の出願番号第513091号に記
載されているのと正確に同じ方法で外部制御回路
により操作され、商用実施例ではピン互換性があ
るように設計されている。行アドレス信号は端子
５１の行アドレス・ストローブ信号の前に
入力A0−A5に印加される。このプリチヤージ時
間の間、プリチヤージ信号P1は高状態であるため
トランジスタQ6はオンし、全アドレス線１０４
−１１３が低状態であるためノード１００はＶDD
より閾値だけ低い値にプリチヤージされる。プリ
チヤージ時間の間トラツプ・デコード線１１４は
ＶDDまで駆動されるため行ノードRN33と34も
ＶDDより閾値だけ低い値にプリチヤージされる。
プリチヤージP1が高状態に移行する前に、トラン
ジスタQ13の結果として列ブートストラツプ・ノ
ード１２４はＶDDより閾値だけ低い値、ＶDDが＋
12Vに等しい場合には標準的には＋10Vにチヤー
ジされる。次いでプリチヤージ信号P1が高状態に
移行すると、ノード１２４は32個のデコーダの32
個のトランジスタQ11の浮遊容量により約＋16V
までブートストラツプされる。この結果、列ノー
ドCN17もＶDDより閾値だけ低い値にチヤージさ
れる。入力５１に行アドレス・ストローブ信号
を受信すると、時間線２００により表わさ
れるプリチヤージ信号P1は転移２００ａに示され
るように高レベルから接地電位に降下し、制御論
理部は第５図の時間線２０２の転移２０２ａによ
り表わされる論理信号A1−A5を発生するために
入力バツフアAB0−AB5を自動的にラツチするの
に必要な一連のクロツク・パルスを発生する。プ
リチヤージ信号が低状態に移行してトランジスタ
Q6をオフにし、各アドレス・バツフアAB0−AB5
からの真及び補出力が高状態に移行するため、１
個以上のトランジスタQ1−Q5がオンとなつてい
ることから32個のデコーダの内の31個のノード１
００は接地電位に放電される。この結果、これら
31個のデコーダの行ノードRN，と列ノード
CNも接地電位に放電される。全トランジスタQ1
−Q5がオフのままの選択されたデコーダのノー
ド１００はノードRN，と列ノードCNのよう
に高状態にとどまる。しかしながら、列付勢線
CEが低状態であるため、列付勢出力はまだ発生
されない。次いで時間線２０４により表わされる
トラツプ行デコード線１１４は事象２０４ａで示
すように＋12Vから接地電位に降下してトランジ
スタQ7，Q9をオフにする。これはアドレスされ
たデコーダの行ノードRN，の高電位とその他
全てのデコーダの行ノードRN，の低電圧をト
ラツプする。同時に、ノード１２２の行付勢信号
はREA又はRE０線１１６，１１７を第５図の
時間線２０６線上の２０６ａで表わすように高状
態に移行させる。この結果、１本の行付勢線のみ
が高状態に移行し、他の全ての63本は低状態にと
どまつて付勢された行のセルのみを付勢する。例
えば、アドレス線A0が高状態で、デコーダ１７
をアドレスしたことを示すデコーダD17のノード
１００が高状態の場合、行付勢線RE33が高状態
となり、その他全ての行付勢線RE1−RE32と
RE34−RE64は低状態にとどまる。これにより２
進データは検出アンプSA1−SA64によりセル
R33C1〜R33C64から読出される。次いで標準的に
は線２０４，２０６が転移２０４ａ，２０６ａを
行なうのと同時に高状態であつたアドレス線１０
４−１１３が事象２０２ｂに示すように低状態に
復帰する。これら３事象は行アドレス・ストロー
ブ後に自動的に所定の時間で発生する。プ
リチヤージ信号は事象２０２ｂ，２０４ａ，２０
６ａが完了した後再び事象２００ｂに示すように
高状態に移行し、再び全デコーダ回路D1−D32の
ノード１００と共に全３２デコーダの列ノード
CNをプリチヤージする。
線２０８で表わすトランジスタQ11のブートス
トラツプ・ノード１２４は32個のノード１００の
内の31個の放電の結果事象２０８ａに示すように
約＋16Vから約＋10Vへ転移することに注意され
たい。しかしながら、トランジスタQ6が事象２
００ｂでオンとなつて31個のノード１００が再び
プリチヤージされると、ノード１２４は事象２０
８ｂで示すように再び＋16Vに戻される。この結
果、プリチヤージ信号がＶDD近傍にある時全デコ
ーダD1−D32のノードCNはＶDDから閾値低いＶDD
であるノード１００と同電位にチヤージされる。
従来のようにノード１２４をＶDDに単に接続する
のと比較して、ノード１２４を上述のように転移
させるのには２つの利点がある。第１に、プリチ
ヤージの間ノード１２４のＶDD以上の電圧のため
ノードCNはノード１００に密接に追随する。第
２に、32個のデコーダの内の31個の放電の後、ノ
ード１２４はＶDDより１閾値低いためノード１０
０をＶDDより２閾値低い値以上にプリチヤージす
る限り選択されたデコーダのトランジスタQ11は
オフである。このことは、列付勢線が高状態に移
行してブートストラツプ・ノードCN17がＶDD以
上となつた時にブートストラツプ・ノードCN17
がトランジスタQ11を介して放電することを防止
する。
トラツプ・ノード１２４は32個のノード１００の
内の31個の放電の結果事象２０８ａに示すように
約＋16Vから約＋10Vへ転移することに注意され
たい。しかしながら、トランジスタQ6が事象２
００ｂでオンとなつて31個のノード１００が再び
プリチヤージされると、ノード１２４は事象２０
８ｂで示すように再び＋16Vに戻される。この結
果、プリチヤージ信号がＶDD近傍にある時全デコ
ーダD1−D32のノードCNはＶDDから閾値低いＶDD
であるノード１００と同電位にチヤージされる。
従来のようにノード１２４をＶDDに単に接続する
のと比較して、ノード１２４を上述のように転移
させるのには２つの利点がある。第１に、プリチ
ヤージの間ノード１２４のＶDD以上の電圧のため
ノードCNはノード１００に密接に追随する。第
２に、32個のデコーダの内の31個の放電の後、ノ
ード１２４はＶDDより１閾値低いためノード１０
０をＶDDより２閾値低い値以上にプリチヤージす
る限り選択されたデコーダのトランジスタQ11は
オフである。このことは、列付勢線が高状態に移
行してブートストラツプ・ノードCN17がＶDD以
上となつた時にブートストラツプ・ノードCN17
がトランジスタQ11を介して放電することを防止
する。
上述したように、行アドレス・ストローブは自
動的に行付勢線RE1−RE64の内の１本を高状態に
移行させ、他の全てを低状態にとどめる。制御回
路論理部も検出アンプSA1−SA64の各々に記憶セ
ルＲxＣyの論理状態を検出させ、検出した論理レ
ベルに従つて各桁線Ｃとを切換させる。セルの
読出の結果、各検出アンプの真列線Ｃyは一方の
論理レベルにあり、対応する補列線yは反対の
論理レベルにある。
動的に行付勢線RE1−RE64の内の１本を高状態に
移行させ、他の全てを低状態にとどめる。制御回
路論理部も検出アンプSA1−SA64の各々に記憶セ
ルＲxＣyの論理状態を検出させ、検出した論理レ
ベルに従つて各桁線Ｃとを切換させる。セルの
読出の結果、各検出アンプの真列線Ｃyは一方の
論理レベルにあり、対応する補列線yは反対の
論理レベルにある。
入力バツフアAB0−AB5が行アドレス・サイク
ルにラツチされた直後、アドレス入力A0−A5の
信号は所望セルの行アドレスを表わすものから所
望セルの列アドレスを表わすものに変更される。
次いで入力５２の列アドレス・ストローブに応答
して、プリチヤージ線１０２は事象２００ｃで表
わすように再び高状態から低状態へ転移して全３
２デコーダのノード１００を再び浮かせ、続いて
事象２０２ｃに示すようにアドレス入力A0−A5
の電圧がサンプルされバツフアAB0−AB5がラツ
チされると適当なデコーダ・アドレス線１０４−
１１３が高状態となる。これは再び32個のノード
１００の内の31個と共に対応する列ノードCNを
放電する。しかしながら、プリチヤージ・サイク
ル２００ｂの前にトランジスタQ7，Q9がオフで
あつたため、32個の行ノードRNの内の１個と32
個の行ノードの内の１個が低状態にとどま
る。以前選択された行デコーダからの両RN，
ノードが高状態にとどまるが、２つの信号REA0
とRE０の内の１つのみが高状態であるため１
行のみが能動（エネーブル）にとどまる。高状態
に保持された１つのノードCNは対応するトラン
ジスタQ12をオンに保持するため、時間線２１０
の事象２１０ａに示すように列付勢クロツク線１
１５が高状態となると、対応する列付勢線CEも
高状態となつて「能動（エネーブル）」となる。
ルにラツチされた直後、アドレス入力A0−A5の
信号は所望セルの行アドレスを表わすものから所
望セルの列アドレスを表わすものに変更される。
次いで入力５２の列アドレス・ストローブに応答
して、プリチヤージ線１０２は事象２００ｃで表
わすように再び高状態から低状態へ転移して全３
２デコーダのノード１００を再び浮かせ、続いて
事象２０２ｃに示すようにアドレス入力A0−A5
の電圧がサンプルされバツフアAB0−AB5がラツ
チされると適当なデコーダ・アドレス線１０４−
１１３が高状態となる。これは再び32個のノード
１００の内の31個と共に対応する列ノードCNを
放電する。しかしながら、プリチヤージ・サイク
ル２００ｂの前にトランジスタQ7，Q9がオフで
あつたため、32個の行ノードRNの内の１個と32
個の行ノードの内の１個が低状態にとどま
る。以前選択された行デコーダからの両RN，
ノードが高状態にとどまるが、２つの信号REA0
とRE０の内の１つのみが高状態であるため１
行のみが能動（エネーブル）にとどまる。高状態
に保持された１つのノードCNは対応するトラン
ジスタQ12をオンに保持するため、時間線２１０
の事象２１０ａに示すように列付勢クロツク線１
１５が高状態となると、対応する列付勢線CEも
高状態となつて「能動（エネーブル）」となる。
列付勢線が高状態となると、列付勢線によりア
ドレスされた２個の検出アンプの真及び補列検出
線Ｃy，yとＣy+1，y+1はデータ線DL0とDL1，
１の各対に接続される。例えば、列アドレス
信号の結果として列付勢線CE16が高状態に移行
した場合、トランジスタ１５０，１５２，１５
４，１５６がオンとなつた結果として列検出線
C1，１はデータ線DL0，０に接続され、列
検出線C2，２はデータ線DL1，1に接続され
る。その他全ての列付勢線は低状態にとどまるた
め、その他の列検出線はデータ線に接続されな
い。
ドレスされた２個の検出アンプの真及び補列検出
線Ｃy，yとＣy+1，y+1はデータ線DL0とDL1，
１の各対に接続される。例えば、列アドレス
信号の結果として列付勢線CE16が高状態に移行
した場合、トランジスタ１５０，１５２，１５
４，１５６がオンとなつた結果として列検出線
C1，１はデータ線DL0，０に接続され、列
検出線C2，２はデータ線DL1，1に接続され
る。その他全ての列付勢線は低状態にとどまるた
め、その他の列検出線はデータ線に接続されな
い。
第１図の２個の読出／書込アンプ４２の一方が
データ線DL0，0の状態を検出し、他方が
DL1，1の状態を検出する。第１図の多重化回
路４０は列アドレス時間の間にバツフアAB0から
の線A0，０に従つて読出／書込アンプの一方
からの出力を選択する。多重化回路４０により選
択されたアンプはデータ入力バツフア４６とデー
タ出力バツフア４８に接続されたデータ・バス４
４に接続される。この結果、データの読出し又は
書込のどちらでもアドレス機能は同じである。さ
らに、列アドレス機能は列アドレス・ストローブ
に応答するため、共通にアドレスされた行の多数
の記憶セルは行アドレシング・シーケンスを繰返
すことなく連続的にアドレス可能である。
データ線DL0，0の状態を検出し、他方が
DL1，1の状態を検出する。第１図の多重化回
路４０は列アドレス時間の間にバツフアAB0から
の線A0，０に従つて読出／書込アンプの一方
からの出力を選択する。多重化回路４０により選
択されたアンプはデータ入力バツフア４６とデー
タ出力バツフア４８に接続されたデータ・バス４
４に接続される。この結果、データの読出し又は
書込のどちらでもアドレス機能は同じである。さ
らに、列アドレス機能は列アドレス・ストローブ
に応答するため、共通にアドレスされた行の多数
の記憶セルは行アドレシング・シーケンスを繰返
すことなく連続的にアドレス可能である。
図示した本発明の望ましい実施例では、１つの
アドレス入力により選択される２本の行付勢線の
内のどちらかを作動させるために単一のデコー
ド・ノードが接続され、１つのアドレス入力によ
り出力が選択される２個の検出アンプを付勢する
１本の列付勢線を作動させるために各デコード・
ノードも接続される。しかしながら、デコード・
ノードの数を２倍にすることも可能であるし、１
本の行付勢線と１本の列付勢線を各ノードに設た
り、又はデコード・ノードと行及び列付勢線のそ
の他の都合のよい組合せを利用することも認めら
れる。
アドレス入力により選択される２本の行付勢線の
内のどちらかを作動させるために単一のデコー
ド・ノードが接続され、１つのアドレス入力によ
り出力が選択される２個の検出アンプを付勢する
１本の列付勢線を作動させるために各デコード・
ノードも接続される。しかしながら、デコード・
ノードの数を２倍にすることも可能であるし、１
本の行付勢線と１本の列付勢線を各ノードに設た
り、又はデコード・ノードと行及び列付勢線のそ
の他の都合のよい組合せを利用することも認めら
れる。
簡単に明らかとはならない本発明の重要な利点
は、真及び補データ線において列アドレス情報が
各検出アンプの両側で利用可能なため、各々が平
衡真及び補桁（デイジツト）線を有するダイナミ
ツク検出アンプが使用できることである。このこ
とは、検出アンプが書込操作には用いられず、読
出／書込アンプ４２のみが使われるため、ダイナ
ミツク検出アンプが使用されていてもデータをメ
モリ・アレイのどちらの半分にも書込むことを可
能にする。
は、真及び補データ線において列アドレス情報が
各検出アンプの両側で利用可能なため、各々が平
衡真及び補桁（デイジツト）線を有するダイナミ
ツク検出アンプが使用できることである。このこ
とは、検出アンプが書込操作には用いられず、読
出／書込アンプ４２のみが使われるため、ダイナ
ミツク検出アンプが使用されていてもデータをメ
モリ・アレイのどちらの半分にも書込むことを可
能にする。
第１図は本発明による集積回路チツプの概略平
面図、第２図は第１図に図示した回路の１部の概
略線図、第３図は第２図に図示したデコード回路
の内の１つの概略回路図、第４図は第２図に図示
した回路の一部のより詳細な概略線図、第５図は
第３図に図示した回路の部分の動作を図解するた
めのタイミング図、第６図は第１図の回路から標
準的な記憶セルを図示した概略回路図、第７図は
第１図の回路の入力バツフアを図示した概略回路
図である。 １２……容量性記憶ノード、１４……電界効果
トランジスタ、１６……桁（デイジツト）線、２
０……行付勢線、SA1−SA64……検出アンプ、C1
−C64，１−64……桁（デイジツト）線、D1
−D32……デコード回路、A0−A5……アドレス入
力、AB0−AB5……アドレス・バツフア、４０…
…多重化回路、４２……読出／書込アンプ、４６
……入力バツフア、４８……出力バツフア、CE1
−CE32……列付勢線、RE1−RE64……行付勢
線。
面図、第２図は第１図に図示した回路の１部の概
略線図、第３図は第２図に図示したデコード回路
の内の１つの概略回路図、第４図は第２図に図示
した回路の一部のより詳細な概略線図、第５図は
第３図に図示した回路の部分の動作を図解するた
めのタイミング図、第６図は第１図の回路から標
準的な記憶セルを図示した概略回路図、第７図は
第１図の回路の入力バツフアを図示した概略回路
図である。 １２……容量性記憶ノード、１４……電界効果
トランジスタ、１６……桁（デイジツト）線、２
０……行付勢線、SA1−SA64……検出アンプ、C1
−C64，１−64……桁（デイジツト）線、D1
−D32……デコード回路、A0−A5……アドレス入
力、AB0−AB5……アドレス・バツフア、４０…
…多重化回路、４２……読出／書込アンプ、４６
……入力バツフア、４８……出力バツフア、CE1
−CE32……列付勢線、RE1−RE64……行付勢
線。
Claims (1)
- 【特許請求の範囲】 １ 行と列に配列された記憶セルのアレイと、一
群のアドレス入力端子を有し、そのアドレス入力
端子には時間間隔をおいた順序で、被呼出記憶セ
ルに対応する２進行アドレス信号と２進列アドレ
ス信号が加えられるようになつており、そのアド
レス信号のデコードによつて、被呼出記憶セルに
対応する行付勢線又は列付勢線が活性にされるよ
うになつている集積回路チツプにおいて、２進行
アドレス信号と２進列アドレス信号２０２のデコ
ードのため１つの共通のデコード回路３０，３２
が設けられ、そのデコード回路では２進行アドレ
ス信号と２進列アドレス信号を時間間隔をおいた
順序でデコードすることが可能であり、２進行ア
ドレス信号２０２ａ，ｂのデコードの結果として
活性にされた行付勢線RE1，……が、２進列アド
レス信号２０２ｃ，ｄのデコードによつて列付勢
線CE1……が活性にされている間活性状態に保持
され、各列に対して検出アンプが設けられてお
り、該検出アンプSA1〜SA64は、記憶セルを同数
の行と同数の列からなる２つの半分のアレイ２
２，２４に分割している、記憶セルの行に平行な
行２６をつくるように１つの直線に沿つて配置さ
れており、また前記デコード回路３０，３２が記
憶セルの列と平行になつている、各前記半分のア
レイ２２，２４の１つの縁に沿つて配置されてい
ることを特徴とする集積回路チツプ。 ２ 行と列に配列された記憶セルのアレイと、一
群のアドレス入力端子を有し、そのアドレス入力
端子には時間間隔をおいた順序で、被呼出記憶セ
ルに対応する２進行アドレス信号と２進列アドレ
ス信号が加えられるようになつており、そのアド
レス信号のデコードによつて、被呼出記憶セルに
対応する行付勢線又は列付勢線が活性にされるよ
うになつている集積回路チツプにおいて、２進行
アドレス信号と２進列アドレス信号２０２のデコ
ードのため１つの共通のデコード回路３０，３２
が設けられ、そのデコード回路では２進行アドレ
ス信号と２進列アドレス信号を時間間隔をおいた
順序でデコードすることが可能であり、２進行ア
ドレス信号２０２ａ，ｂのデコードの結果として
活性にされた行付勢線RE1，……が、２進列アド
レス信号２０２ｃ，ｄのデコードによつて列付勢
線CE1……が活性にされている間活性状態に保持
され、さらに、記憶セルの行と平行にアレイを通
してデコード回路から延びている行付勢線RE1〜
RE64と、列付勢線CE1〜CE32をそなえ、各列付
勢線が、記憶セルの行と平行にアレイを通してデ
コード回路から部分的に延びている第１の部分
と、記憶セルの列と平行にアレイを通して前記第
１の部分から延びている第２の部分とを有し、そ
の第２の部分の各々が検出アンプと結合されてい
ることを特徴とする集積回路チツプ。 ３ 前記列付勢線の第１の部分は、隣接する行付
勢線間に配置され、かつ行付勢線と同一レベルの
相互接続で形成されている特許請求の範囲第２項
の集積回路チツプ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US644854 | 1975-12-29 | ||
| US05/644,854 US4156938A (en) | 1975-12-29 | 1975-12-29 | MOSFET Memory chip with single decoder and bi-level interconnect lines |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59229787A JPS59229787A (ja) | 1984-12-24 |
| JPS6238799B2 true JPS6238799B2 (ja) | 1987-08-19 |
Family
ID=24586606
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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