JPS6239067A - 薄膜半導体装置の製造方法 - Google Patents
薄膜半導体装置の製造方法Info
- Publication number
- JPS6239067A JPS6239067A JP60178124A JP17812485A JPS6239067A JP S6239067 A JPS6239067 A JP S6239067A JP 60178124 A JP60178124 A JP 60178124A JP 17812485 A JP17812485 A JP 17812485A JP S6239067 A JPS6239067 A JP S6239067A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor film
- impurity
- source
- annealing
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、絶縁基板上に薄膜トランジスタ（ＴＦ’ｒ
）を製作した際に、より高速で電気的特性のすぐれた動
作をする製造方法に関する。
）を製作した際に、より高速で電気的特性のすぐれた動
作をする製造方法に関する。
この発明は、絶縁基板上にＴＦＴＱ製作する方法におい
て、ソースとドレイン部分の不純物添加の半導体痕ヲビ
ーム了ニールすることにより、ソースとドレインでの抵
抗を減少させ、コンタクト金改善したものである。
て、ソースとドレイン部分の不純物添加の半導体痕ヲビ
ーム了ニールすることにより、ソースとドレインでの抵
抗を減少させ、コンタクト金改善したものである。
従来、第２図に示すように、絶縁基板上にＴＦＴｉ製作
する際に、ソース及びドレイン部分の不純物添加の半導
体ａｔビーム了ニールしなかつも〔発明が解決しようと
する問題点〕 ＴＩＦＴのソースとドレイン部分の抵抗が高く。
する際に、ソース及びドレイン部分の不純物添加の半導
体ａｔビーム了ニールしなかつも〔発明が解決しようと
する問題点〕 ＴＩＦＴのソースとドレイン部分の抵抗が高く。
コンタクトが不十分であるため、ＴＸＰＴの特性が良く
ならないという欠点があった。
ならないという欠点があった。
ＴＰＴのソースとドレイン部分の不純物添加の半導体膜
を下の半導体膜が溶融しない程度にビームアニールする
ことで、ソースとドレイン部分の抵抗を減少させ、コン
タクトを改善する。
を下の半導体膜が溶融しない程度にビームアニールする
ことで、ソースとドレイン部分の抵抗を減少させ、コン
タクトを改善する。
第１図Ｃｂ）に示すように不純物添加の半導体装置全半
導体膜２が溶融しない程度にビームアニールすることで
、不純物添加の半導体膜３の不純物が活性化し、不純物
が半導体膜８中にやや拡散することで、比抵抗が低下し
、コンタクトが良くなる〔実施例〕 以下図面によって本発明の詳細な説明する。第１図（ハ
））Ｆｓ、、絶縁基板１上に半導体膜２を堆積し。
導体膜２が溶融しない程度にビームアニールすることで
、不純物添加の半導体膜３の不純物が活性化し、不純物
が半導体膜８中にやや拡散することで、比抵抗が低下し
、コンタクトが良くなる〔実施例〕 以下図面によって本発明の詳細な説明する。第１図（ハ
））Ｆｓ、、絶縁基板１上に半導体膜２を堆積し。
ビームアニールにより再結晶化する工程である。
絶縁基板１の例としては２石英や凛アルカリガラスやガ
ラスの表面に絶縁物？コートしてガラスからの不純物の
拡散全防止したものなどがある。次に半導体膜２の例は
多数おるが、ここではブラダ−ｒ ＣＶ Ｄ 法１ｆＣ
Ｌる了モルブアスシリコンＣａ−日ｉ）Ｋついて説明す
る。堆積温度は室温から約８００℃の間で行い、ｌ原料
ガスはおもにシラン（Ｂｉ Ｈ＆） ヤ’） Ｓ’７７
（ｓＳｓ Ｈｓ ） ’Ｊ：便用する。
ラスの表面に絶縁物？コートしてガラスからの不純物の
拡散全防止したものなどがある。次に半導体膜２の例は
多数おるが、ここではブラダ−ｒ ＣＶ Ｄ 法１ｆＣ
Ｌる了モルブアスシリコンＣａ−日ｉ）Ｋついて説明す
る。堆積温度は室温から約８００℃の間で行い、ｌ原料
ガスはおもにシラン（Ｂｉ Ｈ＆） ヤ’） Ｓ’７７
（ｓＳｓ Ｈｓ ） ’Ｊ：便用する。
また膜厚に、０．０５μ雷から０．５μ餌の間に設定す
る。次に半導体膜２のビームアニール方法について１明
する。アニール方法には、レーザや電子ビームまたはラ
ンプやヒータなどを用いる方法があるが、ここでは了ル
ゴｙレーザに使用してα−５７６ア二−ルする方法につ
いて説明する。
る。次に半導体膜２のビームアニール方法について１明
する。アニール方法には、レーザや電子ビームまたはラ
ンプやヒータなどを用いる方法があるが、ここでは了ル
ゴｙレーザに使用してα−５７６ア二−ルする方法につ
いて説明する。
一般にプラズマｃｖｐ法で堆積したα−８ぜには、水素
ガスが金言れているため、このガス全除去スルアニール
（プレアニールンヲ行うことで後述の再結晶子ニール後
の結晶性が良くなる。ブレ丁ニール方法はα−８１中の
水素ガスが約５００℃以上で除去できることが知られて
おり、この温度まで上昇できるアニール方法であればど
の方法でも可能である。例えば真空または不活性ガス雰
囲気中で、ａ−Ｂ ｉが溶融しない程度のエネルギー密
度でアルゴンレーザビームを走査させて行うことができ
る。丁ニール条件の一例としてに、パワー１２７．ビー
ム径３４０μ岳、走査速度５ＩＭ／ｓｅｅがある。次に
再結晶アニールについて説明する。
ガスが金言れているため、このガス全除去スルアニール
（プレアニールンヲ行うことで後述の再結晶子ニール後
の結晶性が良くなる。ブレ丁ニール方法はα−８１中の
水素ガスが約５００℃以上で除去できることが知られて
おり、この温度まで上昇できるアニール方法であればど
の方法でも可能である。例えば真空または不活性ガス雰
囲気中で、ａ−Ｂ ｉが溶融しない程度のエネルギー密
度でアルゴンレーザビームを走査させて行うことができ
る。丁ニール条件の一例としてに、パワー１２７．ビー
ム径３４０μ岳、走査速度５ＩＭ／ｓｅｅがある。次に
再結晶アニールについて説明する。
前記のプレアニールと同様に、真空または不活性ガス雰
囲気中でアルゴンレーザを用いて、α−Ｂ（が溶融する
パワー密度で行う。アニール条件の一例としては、パワ
ー１３Ｗ、ビーム径１３０μｍ、走査速度５０ｃｍ／ｓ
ｅａがある。
囲気中でアルゴンレーザを用いて、α−Ｂ（が溶融する
パワー密度で行う。アニール条件の一例としては、パワ
ー１３Ｗ、ビーム径１３０μｍ、走査速度５０ｃｍ／ｓ
ｅａがある。
第１図の）ｔｊｌ、−半導体膜２上に不純物添ｍｃｔ半
導体膜８を堆積し、パターニングした優、不純物添加の
半導体膜３を半導体膜２が溶融しない程度のエネルギー
密度でビームアニールする工程である。不純物添加の半
導体１８の例としては、ＰチャネルＴＦＴｉ製作する場
合にはＰ童の不純物を添刀口してア＋とする。Ｎチャネ
ルＴＰＴの場合には、Ｘ型の不純物を添加してＮ＋とす
る。ここでは前述したプラズマｃｖＤ法により、Ｎ十〇
−ｓ４を堆積する場合全説明する。堆積温度は室温から
約３００℃の間で原料ガス１ｊｊ３ｉＨ，に０．１チか
ら１チのホスフィン（”ｓ）ｅ添加して、０．０２μ常
から０゜１μ情の間で堆積する。ｔたｒ十〇−ｇ４の場
合には、ｓｅｍ、にジボラン（Ｂ＊ Ｈｓ ）ｋ添加し
て堆積する。次にフォトリソ技術により不純物添刀口の
半導体［３ｉＴＦＴのソースとドレイン部分のみ残し、
他ｔエツチングして除去する。次の工程は、不紳物添の
口の半導体膜３ｔ−ビームアニールして、比抵抗を下げ
、コンタクトを改善する工程である。アニール条件例と
しテハ０丁ルアルゴンザを用いて、前述のプレレーザア
ニールと同一条件で行うことができる。
導体膜８を堆積し、パターニングした優、不純物添加の
半導体膜３を半導体膜２が溶融しない程度のエネルギー
密度でビームアニールする工程である。不純物添加の半
導体１８の例としては、ＰチャネルＴＦＴｉ製作する場
合にはＰ童の不純物を添刀口してア＋とする。Ｎチャネ
ルＴＰＴの場合には、Ｘ型の不純物を添加してＮ＋とす
る。ここでは前述したプラズマｃｖＤ法により、Ｎ十〇
−ｓ４を堆積する場合全説明する。堆積温度は室温から
約３００℃の間で原料ガス１ｊｊ３ｉＨ，に０．１チか
ら１チのホスフィン（”ｓ）ｅ添加して、０．０２μ常
から０゜１μ情の間で堆積する。ｔたｒ十〇−ｇ４の場
合には、ｓｅｍ、にジボラン（Ｂ＊ Ｈｓ ）ｋ添加し
て堆積する。次にフォトリソ技術により不純物添刀口の
半導体［３ｉＴＦＴのソースとドレイン部分のみ残し、
他ｔエツチングして除去する。次の工程は、不紳物添の
口の半導体膜３ｔ−ビームアニールして、比抵抗を下げ
、コンタクトを改善する工程である。アニール条件例と
しテハ０丁ルアルゴンザを用いて、前述のプレレーザア
ニールと同一条件で行うことができる。
第１図（Ｃ）は、前記半導体膜２上にゲート絶Ｒ膜４を
形成し、さらにゲート電極５．ドレイン電極、ソース電
極７を形成する工程を示す図面である。ゲート絶Ｒ膜４
の例は、酸化ケイ素（８ｉ０ｚ］や窒化ケイ素（ｓｉＮ
２）などがある、ここではｓｕｍ、の堆積方法について
説明する。プラズマＯＶＤ法金用いて、原料ガスには、
おもにｓ６Ｈ，とＮＨ′、’ｉ使って０．２ｐｍ、から
０．Ｓｔｔｍ間で堆積する。ゲート絶縁層４の膜厚や膜
質は。
形成し、さらにゲート電極５．ドレイン電極、ソース電
極７を形成する工程を示す図面である。ゲート絶Ｒ膜４
の例は、酸化ケイ素（８ｉ０ｚ］や窒化ケイ素（ｓｉＮ
２）などがある、ここではｓｕｍ、の堆積方法について
説明する。プラズマＯＶＤ法金用いて、原料ガスには、
おもにｓ６Ｈ，とＮＨ′、’ｉ使って０．２ｐｍ、から
０．Ｓｔｔｍ間で堆積する。ゲート絶縁層４の膜厚や膜
質は。
ＴＦ’Ｔ設計値や特性によって変えることができる。次
にソースとドレイン部分のコンタクトホールと７オトリ
ソ技術で形成した後に、ゲート電極５、ドレイン電極６
．ソース電極７ｔ−形成する工程について説明する。堆
積方法の例としては、各種スパッタ法や蒸着法などがあ
り、材料にもＡｔ−５４，Ｍ（、−ｓｓ、ｗ−ｓ４など
の金属シリサイドがある。−例には、マグネトロンスパ
ッタ法でＡｚ−ｓ＜金０．４μｍから１μｍの間で堆積
する方法がある。
にソースとドレイン部分のコンタクトホールと７オトリ
ソ技術で形成した後に、ゲート電極５、ドレイン電極６
．ソース電極７ｔ−形成する工程について説明する。堆
積方法の例としては、各種スパッタ法や蒸着法などがあ
り、材料にもＡｔ−５４，Ｍ（、−ｓｓ、ｗ−ｓ４など
の金属シリサイドがある。−例には、マグネトロンスパ
ッタ法でＡｚ−ｓ＜金０．４μｍから１μｍの間で堆積
する方法がある。
この発明は、前述の例で説明したように、ＴＦＴ製作時
に、ドレインとソース部分の不純物添加の半導体膜３ｔ
−ビームアニールすることにより。
に、ドレインとソース部分の不純物添加の半導体膜３ｔ
−ビームアニールすることにより。
第２図に示した従来のＴＰＴに比べ、比抵抗が低下し、
コンタクトが改善されるため、ＴＰＴの特性が良くなる
という効果がある。
コンタクトが改善されるため、ＴＰＴの特性が良くなる
という効果がある。
第１図（ω〜（Ｃ）は本発明のＴＦ’Ｉ’の製造工程順
の断面図、第２図は従来のＴＰＴの断面図であ７１゜１
、。絶縁基板、 ２．。半導体膜 ８、、不純物添加の半導体膜 ３１ 、。ビームアニールしない不純物添加の半導体膜 ４゜、絶縁膜 ６゜、ゲートＩＥ極６０．ドレイ
ン電極 ７．、ソース電極 」牡出願人 セイコー電子
工業株式会社 代理人 弁理士 最 上 務 ＴＰＴの類造工程啼−■図 第１図
の断面図、第２図は従来のＴＰＴの断面図であ７１゜１
、。絶縁基板、 ２．。半導体膜 ８、、不純物添加の半導体膜 ３１ 、。ビームアニールしない不純物添加の半導体膜 ４゜、絶縁膜 ６゜、ゲートＩＥ極６０．ドレイ
ン電極 ７．、ソース電極 」牡出願人 セイコー電子
工業株式会社 代理人 弁理士 最 上 務 ＴＰＴの類造工程啼−■図 第１図
Claims (1)
- 絶縁基板上に半導体膜を堆積後ビームアニールにより
前記半導体膜を結晶化する工程と、前記半導体膜上に不
純物添加の半導体膜を堆積し、ソースとドレイン領域を
パターニング後、前記不純物添加の半導体膜をビームア
ニールする工程と、前記半導体膜上にゲート絶縁膜を形
成し、前記不純物添加の半導体膜と前記ゲート絶縁膜上
にソース電極とドレイン電極及びゲート電極を形成する
工程とから成る薄膜半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60178124A JPS6239067A (ja) | 1985-08-13 | 1985-08-13 | 薄膜半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60178124A JPS6239067A (ja) | 1985-08-13 | 1985-08-13 | 薄膜半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6239067A true JPS6239067A (ja) | 1987-02-20 |
Family
ID=16043069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60178124A Pending JPS6239067A (ja) | 1985-08-13 | 1985-08-13 | 薄膜半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6239067A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6352883B1 (en) | 1991-02-22 | 2002-03-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| US6458200B1 (en) | 1990-06-01 | 2002-10-01 | Semiconductor Energy Laboratory Co., Ltd. | Method for fabricating thin-film transistor |
-
1985
- 1985-08-13 JP JP60178124A patent/JPS6239067A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6458200B1 (en) | 1990-06-01 | 2002-10-01 | Semiconductor Energy Laboratory Co., Ltd. | Method for fabricating thin-film transistor |
| US6740547B2 (en) | 1990-06-01 | 2004-05-25 | Semiconductor Energy Laboratory Co., Ltd. | Method for fabricating thin-film transistor |
| US7018874B2 (en) | 1990-06-01 | 2006-03-28 | Semiconductor Energy Laboratory Co., Ltd. | Method for fabricating thin-film transistor |
| US6352883B1 (en) | 1991-02-22 | 2002-03-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| US6717180B2 (en) | 1991-02-22 | 2004-04-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100473996B1 (ko) | 비정질 실리콘의 결정화 방법 | |
| JP2616741B2 (ja) | 多結晶シリコン−ゲルマニウム薄膜トランジスタの製造方法 | |
| JPS6178119A (ja) | 半導体の製造方法 | |
| JPS63200572A (ja) | 薄膜半導体装置の製造方法 | |
| JP3575698B2 (ja) | 多結晶半導体装置の製造方法 | |
| JPS6239067A (ja) | 薄膜半導体装置の製造方法 | |
| JP3110792B2 (ja) | 多結晶半導体薄膜トランジスタの製造方法及びアクティブマトリックス基板 | |
| KR19990013304A (ko) | 비정질 막을 결정화하는 방법 | |
| JPS63250178A (ja) | 薄膜半導体装置の製造方法 | |
| KR100469503B1 (ko) | 비정질막을결정화하는방법 | |
| JP3203652B2 (ja) | 半導体薄膜の製造方法 | |
| JP3125931B2 (ja) | 半導体作製方法 | |
| JPS61131413A (ja) | 半導体薄膜の形成方法 | |
| JPS63292682A (ja) | 薄膜半導体装置の製造方法 | |
| KR960004902B1 (ko) | 다결정 실리콘 박막 제조방법 | |
| JPH04206837A (ja) | 半導体装置の製造方法 | |
| JP3535465B2 (ja) | 半導体装置の作製方法 | |
| JPH0562899A (ja) | 半導体薄膜の形成方法 | |
| JPS63136673A (ja) | 薄膜半導体装置の製造方法 | |
| JPH02189935A (ja) | 薄膜トランジスタの製造方法 | |
| JPS62254466A (ja) | 薄膜半導体装置の製造方法 | |
| JP2648784B2 (ja) | 液晶表示パネル用絶縁ゲート型電界効果半導体装置 | |
| JPH0488643A (ja) | 多結晶シリコン半導体装置の製造方法 | |
| JPH02208942A (ja) | 薄膜トランジスタの製造方法 | |
| KR0140665B1 (ko) | 박막트랜지스터 제조방법 |