JPS6239075A - ガリウム砒素半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はガリウム砒素半導体集積回路に関し、特に集
積化に適したガリウム砒素電界効果トランジスタ（以下
、ＧａＡｓ　ＦＥＴと記す）の構造に関するものである
。

〔従来の技術〕

第３図及び第４図は日経エレクトロニクス１９８２年１
１月８日号第１２０頁に図１２として示された従来のＧ
ａＡｓ　ＦＥＴの構造を示す断面図であり、両図におい
て、１は半絶縁性ＧａＡｓ基板、２はゲート電極、３は
ソース・ドレイン電極、４は低濃度不純物領域、５は高
濃度不純物領域である。

次に動作について説明する。第３図及び第４図に示した
ＧａＡｓ　ＦＥＴはゲート電極２とＧａＡｓ基板１間に
形成されるショットキ接合を利用した金属・半導体Ｆ　
ＥＴ　（１ＩＥｓ　ＦＥＴ　）であり、ゲート電極２直
下の低濃度不純物領域４内に形成される空乏層幅をゲー
ト電圧で制御することにより、ドレイン・ソース間の電
流を制御するものである。

〔発明が解決しようとする問題点〕 従来のガリウム砒素半導体集積回路は以上のように構成
されており、例えば従来構造の一例として示した第３図
の構造においては、ゲート電極２とソース・ドレイン電
極３間の位置合わせがフォトマスクを用いて行なわれて
いたために、ゲート電極２とソース・ドレイン電極３の
間隔をマスク合わせ精度以下にまで小さくすることがで
きず、素子の微細化には適していなかった。また、ゲー
ト電極２とソース・ドレイン電極３間の間隔が大きいた
めに、この部分に生じる表面空乏層の影響でソース抵抗
及びドレイン抵抗が大きくなり、１−ランジスタのトラ
ンスコンダクタンスの減少を招くという問題があった。

この表面空乏層の影響を低減するために、従来構造の他
の例として示した第４図の構造においては、ゲート電極
２をマスクとして高ドーズ量のイオン注入を行ない、ソ
ース・ドレイン領域に高４度不純物領域５を形成して表
面空乏層が基板内に伸びることを防ぎ、ソース及びドレ
イン抵抗の増大を防止するようにしている。

しかし、この第４図に示す構造を実現するためには、高
濃度不純物領域５をイオン注入で形成した後に、キャリ
アを活性化するための高温アニール処理を行なう必要が
あり、そのためゲート金属としては高温アニールによる
ショットキ特性の劣化の少ない金属、例えば高融点金属
を用いねばならず、材料の選択範囲が制限されるという
問題がある。

また、この第４図に示す構造においては、高濃度不純物
領域５が高温アニール時の熱拡散によってゲート電極２
の下部にまで伸長し、ゲート寄生容量を増加させるとと
もに、ショートチャネル効果を起こす原因となる。

本発明は従来構造においてみられた上記問題点を解消す
るためになされたもので、ゲート電極とソース・ドレイ
ン電極の間隔を小さくしてソース抵抗・ドレイン抵抗の
増大を防止し、かつゲート寄生容量の増大を防止すると
ともに、ショートチャネル効果を防止したガリウム砒素
半導体集積回路を得ることを目的とする。

〔問題点を解決するための手段〕

この発明に係るガリウム砒素半導体集積回路は、半絶縁
ガリウム砒素基板上の第１の領域上にこれとオーミック
接触して第１の金属層を形成し、第１の領域上に第１の
金属層に対して自己整合的に位置決めしてかつ第１の領
域とショットキ接合して第２の金属層を形成したもので
ある。

〔作用〕

この発明においては、第２の金属層は第１の金属層に対
して自己整合的に形成されることから、両者間の間隔は
フォトマスクを用いて形成する場合に比して小さく、又
表面空乏層の影響を低減するための高濃度不純物領域は
不要であり、さらには第２の金属層の形成前に高温アニ
ールを行なうことが可能である。

〔実施例〕

以下、本発明の実施例を図について説明する。

第１図は本発明の一実施例によるガリウム砒素半導体集
積回路を示す。図において、１は半絶縁性ＧａＡｓ基板
、２はゲート金属、４は低濃度不純物領域、６は絶縁膜
、７はフォトレジストである。

本発明の特徴は、ＧａＡｓ基板１上に形成された低濃度
不純物領域４上にオーミック金属３を被覆し、フォトレ
ジスト７によってゲート電極パターンを形成し、異方性
エツチング及び等方性エツチングによってオーミック金
属をレジストパターンに対してアンダーカットさせ、し
かる後にゲート金属を被覆することによってゲート電極
２をソース・ドレイン電極３に自己整合で形成すること
にある。

ゲート電極２とソース・ドレイン電極３間の間隔はソー
ス・ドレイン電極３のアンダーカット量を等方性エツチ
ングによって制御することにより、決めることができる
。

次に本発明によるＧａＡｓ　ＦＢＴを実現するための製
造方法の一例を第２図を用いて説明する。

（１）　　Ｇ　ａ　Ａ　ｓ基板１上に絶縁膜６を被覆さ
せ、レジスト８を塗布した後にバターニングし、選択イ
オン注入によって低濃度不純物領域４を形成する（第２
図（１１１参照）。

（２）　　レジスト８除去後、高温アニールを行なって
イオン注入されたキャリアを活性化した後、オーミック
金属３を被覆し、バターニングを行なう（第２図（ｂｉ
参照）。

（３）　　レジスト７を塗布し、バターニングを行なう
（第２図（Ｃ１，（ｄ）参照）。

（４）オーミック金属３を異方性エツチングによってＧ
ａＡｓ基板１表面までエツチングする。（第２図（ｅｌ
参照）。

（５）オーミック金に３を等方性エツチングによってレ
ジストパターン７に対しアンダーカットする（第２図（
ｆ）参照）。

（６）ゲート金属２を被覆する（第２図（ｇｌ参照）。

（７）　　リフトオフによってゲート電極２をバターニ
ングする（第２図（ｈｌ参照） （８）その後、通常の方法により、層間絶縁、配線工程
を完了させる。

以上のような本実施例の回路では、ゲート電極をソース
・ドレイン電極に自己整合させて形成するようにしたの
で、ソース・ドレイン電極とゲート電極間の間隔を小さ
くすることができ、その結果ＦＥＴのソース抵抗、ドレ
イン抵抗を低減することができる。

また本回路では、低濃度不純物領域の高温アニールをゲ
ート電極形成前に行なうことができるので、ゲート電極
に耐熱性金属を用いる必要がな（、ゲート金属材料選択
の自由度を向上でき、又ゲート電極のショノｈキ特性が
高温アニールによって劣化することもない。

さらに本回路では、高濃度不純物領域を形成していない
ので、ゲート寄生容量が増加せず、高速のスイッチング
動作が可能であり、又高濃度不純物領域の熱拡散により
生じるショートチャネル効果が起こり難く、ＦＥＴの微
細化に適し、集積化が可能である。

なおＬ記実施例ではＧａＡｓ基板１上の低濃度不純物領
域４以外の表面を絶縁膜６で被覆する例を示したが、こ
の絶縁１１＊６は省いてもよい。

〔発明の効果〕

以上のように、本発明によれは半絶縁性ガリウム砒素基
板上の第１の領域上にこれとオーミック接触する第１の
金属層を形成し、第１の領域上にこれとショントキ接触
する第２の金属層を第１の金属層に対して自己整合的に
形成するようにしたので、第１．第２の金属層間の間隔
を小さくでき、又第２の金属層形成前に必要な高温アニ
ールを行なうことができ、さらには高濃度不純物領域が
不要となる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例によるガリウム砒素半導体集
積回路の断面図、第２図（ａ）〜（１］）は上記回路の
製造方法の１例を説明するための図、第３図及び第４図
は各々従来のガリウム砒素半導体集積回路の断面図であ
る。 １・・・半絶縁性ガリウム砒素基板、２・・・ゲート金
属（第２の金属Ｎ）、３・・・ソース・ドレイン金属（
第１の金属層）、４・・・低濃度不純物領域（第１の領
域）。 なお図中同一符号は同−又は相当部分を示す。

Claims (5)

【特許請求の範囲】
1. （１）半絶縁性ガリウム砒素基板上に形成され第１の導
   電性を有する第１の領域と、該第１の領域上に形成され
   該第１の領域にオーミック接触された第１の金属層と、
   上記領域上に第１の金属層に対して自己整合的に位置決
   めして形成され上記第１の領域にショットキ接触された
   第２の金属層とを備えたことを特徴とするガリウム砒素
   半導体集積回路。
2. （２）上記第１の金属層が電界効果トランジスタのソー
   ス電極及びドレイン電極として用いられ、上記第２の金
   属層がゲート電極として用いられることを特徴とする特
   許請求の範囲第１項記載のガリウム砒素半導体集積回路
   。
3. （３）上記第１の金属層が該第１の金属層上に形成され
   たレジストパターンをマスクとしてエッチングにより形
   成され、上記第２の金属層が同一のレジストパターンを
   リフトオフすることによって形成されることを特徴とす
   る特許請求の範囲第１項記載のガリウム砒素半導体集積
   回路。
4. （４）上記第１の金属層と第２の金属層間の間隔が、第
   １の金属層上に形成されたレジストパターンに対して第
   １の金属層をアンダーカットすることにより決められる
   ことを特徴とする特許請求の範囲第１項記載のガリウム
   砒素半導体集積回路。
5. （５）上記第１の導電性を有する第１の領域は、その高
   温熱処理によるキャリアの活性化が上記第１の金属層及
   び第２の金属層の形成前に行なわれることを特徴とする
   特許請求の範囲第１項記載のガリウム砒素半導体集積回
   路。