JPS6242384A - Ｆｉｆｏ読出し制御回路 - Google Patents
Ｆｉｆｏ読出し制御回路Info
- Publication number
- JPS6242384A JPS6242384A JP60182349A JP18234985A JPS6242384A JP S6242384 A JPS6242384 A JP S6242384A JP 60182349 A JP60182349 A JP 60182349A JP 18234985 A JP18234985 A JP 18234985A JP S6242384 A JPS6242384 A JP S6242384A
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- JP
- Japan
- Prior art keywords
- data
- read
- fifo
- register
- bit
- Prior art date
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- Granted
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- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＦＩＦＯ型デー少データ入出力装置し、特ｃ
Ｆ’ＩＦＯ読出し制御回路Ｃ二関する。
Ｆ’ＩＦＯ読出し制御回路Ｃ二関する。
従来、ＦＩＦＯの読出しにおいては、有効データがＦＩ
ＦＯの読出し端（＝あるときに外部回路（ＦＩＦＯ読出
し回路）に対しＦＩＦＯ読出しレディ信号をアクティブ
にし、外部回路は、このＦＩＦＯ読出しレディ信号がア
クティブであることを検出後、ＦＩＦＯのデータを読出
すという方法が用いられてきた。しかしながら、この方
法では、外部のＦＩＦＯ読出し回路は、データを読出す
度Ｃ二ＦＩＦＯ読出しレディ信号をチェックする必要が
あるため、大量のデータを連続して読出す場合には、時
間がかかるという欠点があった。このような状況に対し
、より高速なＦＩＦＯ続出し処理を行なうため、ＦＩＦ
Ｏからデータを連続的（＝読出す手法として、第２図に
示すようなＦＩＦＯｆｉデータ入出力装置が提案されて
いる。
ＦＯの読出し端（＝あるときに外部回路（ＦＩＦＯ読出
し回路）に対しＦＩＦＯ読出しレディ信号をアクティブ
にし、外部回路は、このＦＩＦＯ読出しレディ信号がア
クティブであることを検出後、ＦＩＦＯのデータを読出
すという方法が用いられてきた。しかしながら、この方
法では、外部のＦＩＦＯ読出し回路は、データを読出す
度Ｃ二ＦＩＦＯ読出しレディ信号をチェックする必要が
あるため、大量のデータを連続して読出す場合には、時
間がかかるという欠点があった。このような状況に対し
、より高速なＦＩＦＯ続出し処理を行なうため、ＦＩＦ
Ｏからデータを連続的（＝読出す手法として、第２図に
示すようなＦＩＦＯｆｉデータ入出力装置が提案されて
いる。
ＦＩＦＯＩ・は、データを保持するｍビット幅でル段の
データ・レジスタ２と、データ・レジスタ２の各段に対
応するルピットのユース・ピットを保持するユース・ピ
ット・レジスタ３からなり、ＦＩＦＯ各段はｍピットの
データ・レジスタと１ビツトのユース・ピット・レジス
タから構成される装ＦＩＦＯ書込み回路４は、一定の時
間間隔でＦＩＦＯｌにデータを書込む。データ・レジス
タ２の書込み端（：書込み回路４からデータが１＝込ま
れると、データは順次データ・レジスタ２の中を読出し
端側にシフトされる。ユース・ビットは対応する各デー
タ・レジスタが有効データを保持しているとス・ビット
・レジスタ３の内容を読出し、全てのユース・ビットが
アクティブであるとき、ＦＩＦＯ胱出しレディ信号７を
アクティブにして、読出し回路５にＦＩＦＯＩが読出し
レディであることを伝える。ＦＩＦＯ，ｌ出し回路５は
、読出しレディ信号７がアクティブであることを検出す
ると、データ・レジスタ２から連続してｍビットのデー
タをｎ回読出す。
データ・レジスタ２と、データ・レジスタ２の各段に対
応するルピットのユース・ピットを保持するユース・ピ
ット・レジスタ３からなり、ＦＩＦＯ各段はｍピットの
データ・レジスタと１ビツトのユース・ピット・レジス
タから構成される装ＦＩＦＯ書込み回路４は、一定の時
間間隔でＦＩＦＯｌにデータを書込む。データ・レジス
タ２の書込み端（：書込み回路４からデータが１＝込ま
れると、データは順次データ・レジスタ２の中を読出し
端側にシフトされる。ユース・ビットは対応する各デー
タ・レジスタが有効データを保持しているとス・ビット
・レジスタ３の内容を読出し、全てのユース・ビットが
アクティブであるとき、ＦＩＦＯ胱出しレディ信号７を
アクティブにして、読出し回路５にＦＩＦＯＩが読出し
レディであることを伝える。ＦＩＦＯ，ｌ出し回路５は
、読出しレディ信号７がアクティブであることを検出す
ると、データ・レジスタ２から連続してｍビットのデー
タをｎ回読出す。
上述した、ＦＩＦＯ続出しレディ信号７を用いて、デー
タ・レジスタ２を読出す従来のＦＩＦＯ型データ入出力
装置は、ＦＩＦＯ読出し回路５の読出し速度がＦＩＦＯ
４７−込み回路４の曹込み速度に比べて非常に速い場合
は有効であるか、ＦＩＦＯ読出し速度がＦＩＦＯ′４込
み速度に対して顕著な差が無い場合や、１４ＦＯ読出し
レディ信号７がアクティブになってからＦＩＦＯ読出し
回路５がデータを読み始めるまでに時間を要する場合に
は、ＦＩＦＯ書込み端からのデータ書込みｆ二よるオー
バーランを防ぐため、実際（ニー変に連続して読出され
るデータ数１個より数段多いＦＩＦＯを追加する構成を
とらなければならず、九段の連Ｖｃ読出し可能なＦＩＦ
Ｏを実現するためには、（ル＋１）段以上のハードウェ
アを用意しなければならないという欠点がある。
タ・レジスタ２を読出す従来のＦＩＦＯ型データ入出力
装置は、ＦＩＦＯ読出し回路５の読出し速度がＦＩＦＯ
４７−込み回路４の曹込み速度に比べて非常に速い場合
は有効であるか、ＦＩＦＯ読出し速度がＦＩＦＯ′４込
み速度に対して顕著な差が無い場合や、１４ＦＯ読出し
レディ信号７がアクティブになってからＦＩＦＯ読出し
回路５がデータを読み始めるまでに時間を要する場合に
は、ＦＩＦＯ書込み端からのデータ書込みｆ二よるオー
バーランを防ぐため、実際（ニー変に連続して読出され
るデータ数１個より数段多いＦＩＦＯを追加する構成を
とらなければならず、九段の連Ｖｃ読出し可能なＦＩＦ
Ｏを実現するためには、（ル＋１）段以上のハードウェ
アを用意しなければならないという欠点がある。
本発明のＦＩＦＯ読出し制御回路は、ＦＩＦＯ内のデー
タ・レジスタに書込まれたデータの段数を計数する計数
手段と、計数手段の出力が、データ・レジスタへのデー
タ書込みによるオーバーランを発生しない、予め設定さ
れた値に達したときにデータ・レジスタのデータの連続
読出しを起動する制御手段を備えている。
タ・レジスタに書込まれたデータの段数を計数する計数
手段と、計数手段の出力が、データ・レジスタへのデー
タ書込みによるオーバーランを発生しない、予め設定さ
れた値に達したときにデータ・レジスタのデータの連続
読出しを起動する制御手段を備えている。
したがって、オーバーランが発生せず、かつ、ＦＩＦＯ
の段数に等しい数のデータの連続読出しが可能になり、
ＦＩＦＯを有効に使用してそのハードフェア量を少くす
ることができる。
の段数に等しい数のデータの連続読出しが可能になり、
ＦＩＦＯを有効に使用してそのハードフェア量を少くす
ることができる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のＦＩＦＯ型データ入出力装置の一実施
例を示すブロック図である。
例を示すブロック図である。
本実施例は、第２図の従来例において読出しレディ信号
作成回路６の代りにマスク・ビット・レジスタ８と続出
しレディ信号制御回路９を備えたものである。マスク・
ビット・レジスタ８はル個のマスク・ビットを保持し、
それぞれユース・ビット・レジスタ３の各ユース・ビッ
トに対応している。マスク・ビットは、ＦＩＦＯ続出し
回路５へ送る読出しレディ信号７をアクティブにするタ
イミングを制御するためのものである。読出しレディ信
号制御回路９は、ユース・ビット・レジスタ３とマスク
ビット・レジスタ８の内容を読出して、対応するそれ
ぞれのレジスタの論理和の積によって、読出しレディ信
号７を作る。
作成回路６の代りにマスク・ビット・レジスタ８と続出
しレディ信号制御回路９を備えたものである。マスク・
ビット・レジスタ８はル個のマスク・ビットを保持し、
それぞれユース・ビット・レジスタ３の各ユース・ビッ
トに対応している。マスク・ビットは、ＦＩＦＯ続出し
回路５へ送る読出しレディ信号７をアクティブにするタ
イミングを制御するためのものである。読出しレディ信
号制御回路９は、ユース・ビット・レジスタ３とマスク
ビット・レジスタ８の内容を読出して、対応するそれ
ぞれのレジスタの論理和の積によって、読出しレディ信
号７を作る。
ＦＩＦＯ給込み回路４から、データ・ＷＸｍビットで１
段のデータ・レジスタ２へｍピット幅のデータがＡ〔ク
ロック〕に一回の速さで書込まれ、ＦＩＦＯ読出し回路
５はＢ〔クロック）（Ａ＞Ｂ）ｆニー回ｍビット１隔の
データをデータ・レジスタから読出すことができるとす
る。また、読出しレディ信号７がアクティブになってか
ら読出し回路５がデータを読出すまでＣ〔クロック〕か
かり、データ・レジスタの中をデータが読出し端側へ一
段シフトするのにＤ〔タロツク〕かかるとする。ここで
Ａ （ｎ −ｘ ） ＋ ｎ Ｄ （Ｂ ｒＬ＋ Ｃを
満たすＸで最小の整数なｌとする。データ・レジスタ２
の読出し端から１段有効データがたまった時点で読出し
レディ信号７をアクティブにすると、次に示す動作でＦ
ＩＦＯ読出し回路５はＦＩＦＯ全段のデータを連続して
読出すことができる。すなわち予め、マスク・ビット・
レジスタ８に読出し端側から、読出しを開始するまでに
蓄えるデータ数であるｌビットを“０＃にセットし、残
りのｎ −ｌピントのマスク・ビット・レジスタ８を１
１″Ｃニセツトする。ＦＩＦＯｌ込み回路４から、デー
タをデータ・レジスタ２に転送中、読出しレディ信号制
御回路９は、各段のユース・ビットとそれに対応するマ
スク・ビットの値を常に検出しており、各段のユース・
ピントとマスク・ビットの論理和のＦＩＦＯＩ全段につ
いての積が′１′になると、読出しレディ信号制御回路
９は読出しレディ信号７をアクティブにし、ＦＩＦＯ続
出し回路５に、ＦＩＦＯｌ内にｎ個の読出しデータがあ
ることを知らせる。以上の動作によりＦＩＦＯ読出し回
路５は、ＰＩＦＯＩに２個のデータがたまつた時点でＦ
ＩＦＯｌに２１個のデータがあると判断し、順次１個の
データな読出すことができる。このときＦ’ＩＦＯＩＩ
ニ一定の転送速度でデータが送られてきても、ＦＩＦＯ
ｌからデータを読出しているので、オーバーランは起こ
らず、ＦＩＦＯＩからが個のデータの連続読出しをｎ
個のＦＩＦＯで実現することができる。
段のデータ・レジスタ２へｍピット幅のデータがＡ〔ク
ロック〕に一回の速さで書込まれ、ＦＩＦＯ読出し回路
５はＢ〔クロック）（Ａ＞Ｂ）ｆニー回ｍビット１隔の
データをデータ・レジスタから読出すことができるとす
る。また、読出しレディ信号７がアクティブになってか
ら読出し回路５がデータを読出すまでＣ〔クロック〕か
かり、データ・レジスタの中をデータが読出し端側へ一
段シフトするのにＤ〔タロツク〕かかるとする。ここで
Ａ （ｎ −ｘ ） ＋ ｎ Ｄ （Ｂ ｒＬ＋ Ｃを
満たすＸで最小の整数なｌとする。データ・レジスタ２
の読出し端から１段有効データがたまった時点で読出し
レディ信号７をアクティブにすると、次に示す動作でＦ
ＩＦＯ読出し回路５はＦＩＦＯ全段のデータを連続して
読出すことができる。すなわち予め、マスク・ビット・
レジスタ８に読出し端側から、読出しを開始するまでに
蓄えるデータ数であるｌビットを“０＃にセットし、残
りのｎ −ｌピントのマスク・ビット・レジスタ８を１
１″Ｃニセツトする。ＦＩＦＯｌ込み回路４から、デー
タをデータ・レジスタ２に転送中、読出しレディ信号制
御回路９は、各段のユース・ビットとそれに対応するマ
スク・ビットの値を常に検出しており、各段のユース・
ピントとマスク・ビットの論理和のＦＩＦＯＩ全段につ
いての積が′１′になると、読出しレディ信号制御回路
９は読出しレディ信号７をアクティブにし、ＦＩＦＯ続
出し回路５に、ＦＩＦＯｌ内にｎ個の読出しデータがあ
ることを知らせる。以上の動作によりＦＩＦＯ読出し回
路５は、ＰＩＦＯＩに２個のデータがたまつた時点でＦ
ＩＦＯｌに２１個のデータがあると判断し、順次１個の
データな読出すことができる。このときＦ’ＩＦＯＩＩ
ニ一定の転送速度でデータが送られてきても、ＦＩＦＯ
ｌからデータを読出しているので、オーバーランは起こ
らず、ＦＩＦＯＩからが個のデータの連続読出しをｎ
個のＦＩＦＯで実現することができる。
以上説明したように本発明は、ＦＩＦＯのデータ入出力
の転送速度によってデータ読出しレディ信号の出力タイ
ミングを制御することにより、書込みによるオーバーラ
ンを防止し、ＦＩＦＯを有効に使用して、ＦＩＦＯを少
ないハードウェアで実現することができる効果がある。
の転送速度によってデータ読出しレディ信号の出力タイ
ミングを制御することにより、書込みによるオーバーラ
ンを防止し、ＦＩＦＯを有効に使用して、ＦＩＦＯを少
ないハードウェアで実現することができる効果がある。
第１図は本発明によるＦＩＦＯ型デー少データ入出力装
置施例を示すブロック図、第２図は従来例のＦＩＦＯｉ
データ入出力装置のブロックである。 １・・・・・・ＦＩＦＯ ２・・・・・・データ・レジスタ ３・・・・・・ユース・ビット・レジスタ４・・・・・
・ＦＩＦＯ書込み回路 ５・・・・・・ＦＩＦＯ読出し回路 ６・・・・・・読出しレディ信号作成回路７・・・・・
・ＦＩＦＯ読出しレディ信号８・・・・・・マスク・ビ
ット レジスタ９・・・・・・読出しレディ信号制御回
路。
置施例を示すブロック図、第２図は従来例のＦＩＦＯｉ
データ入出力装置のブロックである。 １・・・・・・ＦＩＦＯ ２・・・・・・データ・レジスタ ３・・・・・・ユース・ビット・レジスタ４・・・・・
・ＦＩＦＯ書込み回路 ５・・・・・・ＦＩＦＯ読出し回路 ６・・・・・・読出しレディ信号作成回路７・・・・・
・ＦＩＦＯ読出しレディ信号８・・・・・・マスク・ビ
ット レジスタ９・・・・・・読出しレディ信号制御回
路。
Claims (1)
- 【特許請求の範囲】 一定の時間間隔でデータが書込まれるデータレジスタを
備えたＦＩＦＯ型データ入出力装置において、 データレジスタに書込まれたデータの段数を計数する計
数手段と、 計数手段の出力が、データレジスタへのデータ書込みに
よるオーバーランを発生しない、予め設定された値に達
したときにデータレジスタのデータの連続読出しを起動
する制御手段を備えたことを特徴とするＦＩＦＯ読出し
制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60182349A JPS6242384A (ja) | 1985-08-19 | 1985-08-19 | Ｆｉｆｏ読出し制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60182349A JPS6242384A (ja) | 1985-08-19 | 1985-08-19 | Ｆｉｆｏ読出し制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6242384A true JPS6242384A (ja) | 1987-02-24 |
| JPH0441440B2 JPH0441440B2 (ja) | 1992-07-08 |
Family
ID=16116756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60182349A Granted JPS6242384A (ja) | 1985-08-19 | 1985-08-19 | Ｆｉｆｏ読出し制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6242384A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01312656A (ja) * | 1988-06-11 | 1989-12-18 | Sony Corp | 受信バッファの制御装置 |
| JPH02144720A (ja) * | 1988-11-28 | 1990-06-04 | Nec Corp | Ｆｉｆｏ制御回路 |
-
1985
- 1985-08-19 JP JP60182349A patent/JPS6242384A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01312656A (ja) * | 1988-06-11 | 1989-12-18 | Sony Corp | 受信バッファの制御装置 |
| JPH02144720A (ja) * | 1988-11-28 | 1990-06-04 | Nec Corp | Ｆｉｆｏ制御回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0441440B2 (ja) | 1992-07-08 |
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