JPH02144720A

JPH02144720A - Ｆｉｆｏ制御回路

Info

Publication number: JPH02144720A
Application number: JP63299981A
Authority: JP
Inventors: Hisaaki Fudo; 不動　久彰
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-11-28
Filing date: 1988-11-28
Publication date: 1990-06-04

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明はＦＩＦ○制御回路に関し特に、ＦＩＦＯからの
データの続出、及び書込ポインタの移動をシフト・レジ
スタを用いて行う技術に関する。

［従来の技術］従来、この種のＦＩＦＯ制御回路では、ＦＩＦＯへのデ
ータの書込、ＦＩＦＯからのデータの続出を行う際には
、読出、書込アドレスポインタの移動はカウンタを用い
て制御を行っていた。従来のＦＩＦＯの構成を第３Ａ図
〜第３Ｂ図に示す。

第３Ａ図のブロック図に示すように、外部からの人力制
御信号は書込信号、読出信号、スタート信号の３本であ
り、出力制御信号はＦＩＦＯが完全に空の状態であるこ
とを示すエンプティ信号と、完全にデータが詰まってい
ることを示すフル信号である。また、第３Ｂ図の詳細ブ
ロック図に示すように、ＦＩＦＯへのデータの書込、読
出はそれぞれの続出アドレス、書込アドレスが指し示す
ポインタ３１０，３１１により、その各々のポインタの
指し示すＲＡＭ３１６のアドレスにデータを書き込んだ
り、データを読出したりする。

第１マルチプレクサ３１２により読出操作の時に読出し
アドレスがポインタとなり、また書き込み操作の時には
書込アドレスがポインタとなる。

さらに第２マルチプレクサ３１３の出力は第１マルチプ
レクサ３１２とは逆の出力が出るようになっている。Ｆ
ＩＦＯは第１マルチプレクサ３１２の出力と第２マルチ
プレクサ３１３の出力を比較してフル状態であるか、エ
ンプティ状態であるかを判定して各々の信号（フル信号
、エンプティ信号）を出力する。

この読出アドレスを指し示すポインタ３１０、及び書込
アドレスを指し示すポインタ３１１は、両ポインタとも
アップカウンタになっており、それぞれライト信号３０
１、リート信号３０２がくると１インクリメントされる
ようになっている。

またフル状態であるか、エンプティ状態であるかの比較
は、ポインタのインクリメントの前に行われるので、比
較のために（−１）だけ減じる減算回路３１４が必要と
なっている。従って、読出信号によって続出アドレスを
指し示すポインタ３１０が、書込信号によって書込アド
レスを指し示すポインタ３１１がそれぞれインクリメン
トされる。

［発明が解決しようとする問題点］上述した従来のＦＩＦＯ制御回路では、ＦＩＦＯへのデ
ータの読出アドレス、書込アドレスを示すポインタはア
ップカウンタになっており、それぞれ書き込み信号、読
出信号の人力によりポインタがインクリメントされる。

カウンタは読出信号なり、書込信号が人力されると、そ
の信号をデコートして、その結果対応するボートをアク
ティブにする。

しかしながら、カウンタを用いて回路を構成しようとす
ると人力信号のデコード、及びポートを確定するまでに
時間がかかるために、高速でアクセスすることがてきな
いという問題点がある。

［発明の従来技術に対する相違点コ上述した従来のＦＩＦ○制御回路はＦＩＦＯへの書込、
ＦＩＦＯからの読出アドレスを差し示すポインタはカウ
ンタによりインクリメントされていたのに対し、本発明
のＦＩＦＯ制御回路は、ＦＩＦＯがＮ段からなっていれ
ばＮ段のシフト・レジスタを書込側、読出側両方に用意
して、シフト・レジスタによりポインタをインクリメン
トするところに相違点を有する。

［問題点を解決するための手段］本発明の要旨は読出アドレスポインタと、書込アドレス
ポインタと、格段ＮビットのＭ段からなるメモリとて構
成されるＦＩＦＯ制御回路において、前記メモリと同じ
Ｍ段からなるシフトレジスタを設け、前記読出アドレス
ポインタと、前記書込アドレスポインタの移動を、前記
シフトレジスタのシフト動作で制御することである。

［実施例］次に本発明について図面を参照して説明する。

第１図は本発明の第１実施例の概念を示すブロック図で
ある。第１図では簡単のため４段からなろＦｒＦ○メモ
リに適用されている。図中１０１は書込制御回路である
。書込制御回路１０１は４段のシフト・レジスタから構
成されており格段からの制御線がＦＩＦ○メモリ１０２
の格段にそれぞれ人力されている。ＦＩＦＯメモリ１０
２の書込アドレスポインタの指し示すところにデータが
書き込まれると書込制御回路１０１は、書込アドレスポ
インタを「１」だけシフトする仕組みになっている。１
０３はＦＩＦＯメモリ１０２の格段にデータが存在する
かどうかを示すフラグ・ビット・レジスタである。この
フラグ・ビット・レジスタ１０３はＦＩＦＯメモリ（デ
ータ・レジスタ）１０２にデータが書き込まれると１に
なり、読出されると０になる。１０４はフラグ検出回路
である。フラグ検出回路１０４はフラグ・ビット・レジ
スタ１０３の内容を常に検出し、ＦＩＦＯメモリ１０２
にデータが存在すればビジー信号１１３を出力し、次の
ブロックに対してデータの存在を知らせる。また、この
レジスタのビットがすべて１ならばフル信号１１０をア
クティブする。

１０５は読出制御回路である。この読出制御回路１０５
は、書込制御回路１０１と同様にシフト・レジスタで構
成されており、読出動作が完了すると読出とアドレスポ
インタを１シフトする。１０６はマスク回路であり、フ
ラグ検出回路１０４からフル信号１１０が出力されると
書込信号１１１をマスクしてＦＩＦ○メモリ１０２への
データの書込みを抑えている。

書込アドレスポインタ及び読出アドレスポインタをシフ
ト・レジスタで構成しているので制御線がＦＩＦＯメモ
リの格段に行き渡っているので制御も簡単で、かつ、よ
り正確、高速にアクセスすることが可能となる。

第２図は本発明の第２実施例の概念図である。

第２図も簡単のため４段からなるＦＩＦ○メモリへの適
用を示す。２０１はクロック発生装置である。クロック
発生装置２０１は、ＦＩＦ○メモリ２０２にデータが存
在するか、存在しないかを示しているＦＩＦＯメモリ２
０２に付加されたフラグ・ビット・レジスタ２０３を一
定の間隔て読出しにいく。このフラグ・ビット・レジス
タ２０３にフラグが立っていれば、読出制御回路２０４
に対して読出信号２１０を送信し、読出アドレスポイン
タ２０５てさされたＦＩＦ○メモリ２０２からデータを
読出す。また、ＦＩＦ○メモリ２０２への書込みはフル
信号２１３が出ていない限り、書込信号２１１が送信さ
れてくる度に書込制御口ＰＩ２０６により、書込アドレ
スポインタ２０７てさされたＦＩＦＯメモリ２０２ヘデ
ータを書き込む。

第２実施例も第１実施例と同様に読出し制御回路、書込
制御回路ともシフトレジスタで構成されている。

［発明の効果］以上説明したように本発明は、読出アドレスポインタ及
び書込アドレスポインタの移動をカウンタて行っていた
のを、シフトレジスタを用いてポインタを移動すること
により、より高速にアクセスできるという効果がある。

【図面の簡単な説明】

第１図は本発明の第１実施例のＦＩＦＯメモリ制御回路
を示すブロック図、第２図は本発明の第２実施例のＦＩ
ＦＯメモリ制御回路を示すブロック図、第３Ａ図は従来
のＦＩＦＯメモリの概略構成を示すブロック図、第３Ｂ
図はその詳細を示すブロック図である。１０１　・　・　・　・　・１０２、　２０２゜１０３、　２０３　　・２０４　・２０８　・２１３゜２１４゜２１１゜３０２　・１０５゜１０６゜１０７゜１０８゜１１０　・１１１゜１１２゜・・・書込制御回路、３１６・・・・ＦＩＦＯメモＩ八・・へ・・・フラグ・ビット・レジスタ、・・・・・・フラグ検出回路、・・・・・・続出制御回路、・・・・・・マスク回路、３０６・・・・入力データパス、３０７・・・・出力データパス、・・・・・・・フル信号、３０１・・・・・・・書込信号、・・・・・・・読出信号、・ビジー信号、・読み込み制御線、・書込制御線、２０１　・２０５゜２０６　・２０７゜２１０　・２１２　・３トクロツク発生装置、・・・読出アドレスポインタ、・・・書込制御回路、・・・・書込アドレスポインタ、・・・ＦＩＦＯメモリ読出信号、・・フラグ・ビット・レジスタ読出信号、・・スタート信号、・・エンプティ信号、・・フル信号、・・クリア、・・マルチプレクサ１、・・マルチプレクサ２、・　・　（−１）回路、・・・比較器。

Claims

【特許請求の範囲】

読出アドレスポインタと、書込アドレスポインタと、格
段ＮビットのＭ段からなるメモリとで構成されるＦＩＦ
Ｏ制御回路において、前記メモリと同じＭ段からなるシ
フトレジスタを設け、前記読出アドレスポインタと、前
記書込アドレスポインタの移動を、前記シフトレジスタ
のシフト動作て制御することを特徴とするＦＩＦＯ制御
回路。