JPH04287514A - パルス幅変調回路 - Google Patents
パルス幅変調回路Info
- Publication number
- JPH04287514A JPH04287514A JP3052110A JP5211091A JPH04287514A JP H04287514 A JPH04287514 A JP H04287514A JP 3052110 A JP3052110 A JP 3052110A JP 5211091 A JP5211091 A JP 5211091A JP H04287514 A JPH04287514 A JP H04287514A
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- JP
- Japan
- Prior art keywords
- pulse width
- register
- counter
- output
- width modulation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は集積回路特にマイクロコ
ンピュータ及びマイクロコントローラに内蔵されるパル
ス幅変調回路に関するものである。
ンピュータ及びマイクロコントローラに内蔵されるパル
ス幅変調回路に関するものである。
【０００２】
【従来の技術】従来のパルス幅変調回路では、集積回路
上において、専用の論理回路で構成されていた。以下、
その一例について、図３を用いて説明する。
上において、専用の論理回路で構成されていた。以下、
その一例について、図３を用いて説明する。
【０００３】この回路は、ｎビットのカウンタ１，ｎビ
ットのレジスタ２，比較回路３で構成されている。カウ
ンタ１にはクロック１００が入力され、比較回路３の一
方の入力となるｎビットのカウンタデータ１０１が出力
される。レジスタ２より比較回路３の一方の入力となる
ｎビットのレジスタデータ１０２が出力されている。比
較回路３の出力がパルス幅変調出力１０３となる。
ットのレジスタ２，比較回路３で構成されている。カウ
ンタ１にはクロック１００が入力され、比較回路３の一
方の入力となるｎビットのカウンタデータ１０１が出力
される。レジスタ２より比較回路３の一方の入力となる
ｎビットのレジスタデータ１０２が出力されている。比
較回路３の出力がパルス幅変調出力１０３となる。
【０００４】このような構成のパルス幅変調回路におい
て、レジスタ２がプログラミング可能である任意の値に
設定される。クロック１００でカウントされるカウンタ
１はｎビットのカウンタデータ１０１を出力する。比較
回路では、ｎビットのカウンタデータ１０１とｎビット
のレジスタデータ１０２を比較し、ｎビットのカウンタ
データ１０１がｎビットのレジスタデータ１０２より小
さいときはローレベルを、大きいときにはハイレベルを
パルス幅変調出力１０３として出力する。
て、レジスタ２がプログラミング可能である任意の値に
設定される。クロック１００でカウントされるカウンタ
１はｎビットのカウンタデータ１０１を出力する。比較
回路では、ｎビットのカウンタデータ１０１とｎビット
のレジスタデータ１０２を比較し、ｎビットのカウンタ
データ１０１がｎビットのレジスタデータ１０２より小
さいときはローレベルを、大きいときにはハイレベルを
パルス幅変調出力１０３として出力する。
【０００５】
【発明が解決しようとする課題】しかしながら、前記従
来の構成では、パルス幅変調回路として専用の論理回路
を必要とし、多ビットの構成になるほど比較回路の論理
が大きくなる。
来の構成では、パルス幅変調回路として専用の論理回路
を必要とし、多ビットの構成になるほど比較回路の論理
が大きくなる。
【０００６】以上のことは、集積回路上に構成する場合
、論理が大きくなり、汎用性を失うことを意味している
。
、論理が大きくなり、汎用性を失うことを意味している
。
【０００７】本発明は前記従来の問題点を解決するもの
で、すでに集積回路上に構成された論理回路を使用して
、パルス幅変調出力を可能とする。
で、すでに集積回路上に構成された論理回路を使用して
、パルス幅変調出力を可能とする。
【０００８】
【課題を解決するための手段】本発明のパルス幅変調回
路は、プログラム可能なタイマカウンタと、前記タイマ
カウンタのオーバーフロー信号により値が反転する１ビ
ットの出力レジスタを使用し、タイマカウンタの応用出
力としてパルス幅変調出力を可能としたものである。さ
らにまた、タイマカウンタにカウントデータのロードで
きる１本のレジスタを追加することで、ソフトウェアに
かかる負担を低減したものである。
路は、プログラム可能なタイマカウンタと、前記タイマ
カウンタのオーバーフロー信号により値が反転する１ビ
ットの出力レジスタを使用し、タイマカウンタの応用出
力としてパルス幅変調出力を可能としたものである。さ
らにまた、タイマカウンタにカウントデータのロードで
きる１本のレジスタを追加することで、ソフトウェアに
かかる負担を低減したものである。
【０００９】
【作用】この構成により、パルス幅変調出力が不要の場
合には、通常のタイマカウンタとして使用することが可
能で、集積回路上の論理も最小となり、汎用性が大きく
なる。
合には、通常のタイマカウンタとして使用することが可
能で、集積回路上の論理も最小となり、汎用性が大きく
なる。
【００１０】
【実施例】以下、本発明の一実施例について、図面を参
照しながら説明する。
照しながら説明する。
【００１１】図１は本発明の第１の実施例を示すブロッ
ク図である。この回路は、プログラミング可能なｎビッ
トのタイマカウンタ１０と、前記タイマカウンタ１０の
オーバーフロー信号１１１によって値が反転する１ビッ
トの出力レジスタ２０からなる。タイマカウンタ１０は
、ｎビットのカウンタ１１とカウントデータを設定する
ｎビットのレジスタ１２とオーバーフロー検出回路１４
からなる。出力レジスタ２０の出力がパルス幅変調出力
２００となる。
ク図である。この回路は、プログラミング可能なｎビッ
トのタイマカウンタ１０と、前記タイマカウンタ１０の
オーバーフロー信号１１１によって値が反転する１ビッ
トの出力レジスタ２０からなる。タイマカウンタ１０は
、ｎビットのカウンタ１１とカウントデータを設定する
ｎビットのレジスタ１２とオーバーフロー検出回路１４
からなる。出力レジスタ２０の出力がパルス幅変調出力
２００となる。
【００１２】この構成のパルス幅変調回路において、初
期状態として、レジスタ１２にはローレベルの時間を決
める値がプログラミングされ、出力レジスタ２０はロー
レベルを出力している。この状態より、カウンタ１１は
ローレベルの時間のカウントを開始する。カウンタ１１
がハイレベルのカウントをしている間にレジスタ１２に
ローレベルの時間を決める値を準備する。カウンタ１１
がオーバーフローすると、オーバーフロー信号１１１が
発生し、出力レジスタ２０の値はハイレベルに更新され
る。カウンタ１１にはレジスタ１２のハイレベルの時間
を決める値がロードされ、カウンタ１１はハイレベルの
時間のカウントを開始する。カウンタ１１がハイレベル
のカウントをしている間にレジスタ１２にローレベルの
時間を決める値を準備する。カウンタ１１が再びオーバ
ーフローすると、出力レジスタ２０の値はローレベルに
更新される。カウンタ１１にはレジスタ１２のローレベ
ルの時間を決める値がロードされ、カウンタ１１はロー
レベルの時間のカウントを開始する。以上を繰り返し行
うことで、パルス幅変調出力２００が得られる。
期状態として、レジスタ１２にはローレベルの時間を決
める値がプログラミングされ、出力レジスタ２０はロー
レベルを出力している。この状態より、カウンタ１１は
ローレベルの時間のカウントを開始する。カウンタ１１
がハイレベルのカウントをしている間にレジスタ１２に
ローレベルの時間を決める値を準備する。カウンタ１１
がオーバーフローすると、オーバーフロー信号１１１が
発生し、出力レジスタ２０の値はハイレベルに更新され
る。カウンタ１１にはレジスタ１２のハイレベルの時間
を決める値がロードされ、カウンタ１１はハイレベルの
時間のカウントを開始する。カウンタ１１がハイレベル
のカウントをしている間にレジスタ１２にローレベルの
時間を決める値を準備する。カウンタ１１が再びオーバ
ーフローすると、出力レジスタ２０の値はローレベルに
更新される。カウンタ１１にはレジスタ１２のローレベ
ルの時間を決める値がロードされ、カウンタ１１はロー
レベルの時間のカウントを開始する。以上を繰り返し行
うことで、パルス幅変調出力２００が得られる。
【００１３】また、このままの構成で通常のタイマカウ
ンタとして使用することもできる。以上のように本実施
例によれば、プログラム可能なタイマカウンタと、前記
タイマカウンタのオーバーフロー信号によって反転する
１ビットの出力レジスタを使用し、パルス幅変調回路を
実現している。
ンタとして使用することもできる。以上のように本実施
例によれば、プログラム可能なタイマカウンタと、前記
タイマカウンタのオーバーフロー信号によって反転する
１ビットの出力レジスタを使用し、パルス幅変調回路を
実現している。
【００１４】以下、本発明の第２の実施例について、図
面を参照しながら説明する。図２は本発明の第２の実施
例を示すブロック図である。
面を参照しながら説明する。図２は本発明の第２の実施
例を示すブロック図である。
【００１５】この回路は、プログラミング可能なｎビッ
トのタイマカウンタ１０と、前記タイマカウンタ１０の
オーバーフロー信号１１１によって値が反転する１ビッ
トの出力レジスタ２０からなる。タイマカウンタ１０は
、ｎビットのカウンタ１１とカウントデータを設定する
ｎビットのレジスタ１２とレジスタ１３とオーバーフロ
ー検出回路１４からなる。出力レジスタ２０の出力がパ
ルス幅変調出力２００となる。
トのタイマカウンタ１０と、前記タイマカウンタ１０の
オーバーフロー信号１１１によって値が反転する１ビッ
トの出力レジスタ２０からなる。タイマカウンタ１０は
、ｎビットのカウンタ１１とカウントデータを設定する
ｎビットのレジスタ１２とレジスタ１３とオーバーフロ
ー検出回路１４からなる。出力レジスタ２０の出力がパ
ルス幅変調出力２００となる。
【００１６】この構成のパルス幅変調回路において、初
期状態として、カウントデータレジスタ１２にはハイレ
ベルの時間を決定する値が、レジスタ１３にはローレベ
ルの時間を決定する値が、それぞれプログラミングされ
、出力レジスタ２０はローレベルを出力している。この
状態より、カウンタ１１はローレベルの時間のカウント
を開始する。カウンタ１１がオーバーフローすると、オ
ーバーフロー信号１１１が発生し、出力レジスタ２０の
値はハイレベルに更新される。カウンタ１１にはレジス
タ１２のハイレベルの時間を決める値がロードされ、カ
ウンタ１１はハイレベルのカウントを開始する。カウン
タ１１が再びオーバーフローすると、出力レジスタ２０
の値がローレベルに更新される。カウンタ１１にレジス
タ１３のローレベルの時間を決める値がロードされ、カ
ウンタ１１がローレベルのカウントを開始する。以上の
動作を繰り返すことで、パルス幅変調出力２００が得ら
れる。
期状態として、カウントデータレジスタ１２にはハイレ
ベルの時間を決定する値が、レジスタ１３にはローレベ
ルの時間を決定する値が、それぞれプログラミングされ
、出力レジスタ２０はローレベルを出力している。この
状態より、カウンタ１１はローレベルの時間のカウント
を開始する。カウンタ１１がオーバーフローすると、オ
ーバーフロー信号１１１が発生し、出力レジスタ２０の
値はハイレベルに更新される。カウンタ１１にはレジス
タ１２のハイレベルの時間を決める値がロードされ、カ
ウンタ１１はハイレベルのカウントを開始する。カウン
タ１１が再びオーバーフローすると、出力レジスタ２０
の値がローレベルに更新される。カウンタ１１にレジス
タ１３のローレベルの時間を決める値がロードされ、カ
ウンタ１１がローレベルのカウントを開始する。以上の
動作を繰り返すことで、パルス幅変調出力２００が得ら
れる。
【００１７】また、レジスタ１２とレジスタ１３の値を
同じ値とすることで、通常のタイマカウンタとして使用
することもできる。
同じ値とすることで、通常のタイマカウンタとして使用
することもできる。
【００１８】以上のように本実施例によれば、プログラ
ム可能なタイマカウンタに、カウントデータの設定でき
るレジスタをもう１本追加するだけで、ソフトウェアに
かかる負担を低減することが可能となる。
ム可能なタイマカウンタに、カウントデータの設定でき
るレジスタをもう１本追加するだけで、ソフトウェアに
かかる負担を低減することが可能となる。
【００１９】
【発明の効果】本発明は、集積回路上に既に構成された
タイマカウンタに対して、前記タイマカウンタのオーバ
ーフロー信号により値が反転する１ビットのレジスタを
付加するだけで、パルス幅変調出力を可能としている。 また前記構成に対して、カウントデータの設定できるレ
ジスタをもう１本追加するだけで、ソフトウェアにかか
る負担を低減できるパルス幅変調出力を可能としている
。
タイマカウンタに対して、前記タイマカウンタのオーバ
ーフロー信号により値が反転する１ビットのレジスタを
付加するだけで、パルス幅変調出力を可能としている。 また前記構成に対して、カウントデータの設定できるレ
ジスタをもう１本追加するだけで、ソフトウェアにかか
る負担を低減できるパルス幅変調出力を可能としている
。
【００２０】さらに、パルス幅変調出力を必要としない
ユーザにはプログラム可能なタイマカウンタとして使用
できるため、汎用性が大きい。
ユーザにはプログラム可能なタイマカウンタとして使用
できるため、汎用性が大きい。
【図１】本発明の第１の実施例のパルス幅変調回路を示
すブロック図
すブロック図
【図２】本発明の第２の実施例のパルス幅変調回路を示
すブロック図
すブロック図
【図３】従来のパルス幅変調回路を示すブロック図
【符
号の説明】 １０ タイマカウンタ １１ カウンタ １２ レジスタ １４ オーバーフロー検出回路 ２０ 出力レジスタ １００ 入力クロック １１０ カウンタ出力 １１１ オーバーフロー信号 ２００ パルス幅変調出力
号の説明】 １０ タイマカウンタ １１ カウンタ １２ レジスタ １４ オーバーフロー検出回路 ２０ 出力レジスタ １００ 入力クロック １１０ カウンタ出力 １１１ オーバーフロー信号 ２００ パルス幅変調出力
Claims (2)
- 【請求項１】プログラム可能なタイマカウンタと、前記
タイマカウンタのオーバーフロー信号で値が反転する１
ビットの出力レジスタを使用し、前記タイマカウンタの
応用出力としてパルス幅変調出力を可能としたパルス幅
変調回路。 - 【請求項２】タイマカウンタに、交互にカウントデータ
をロードする２本のレジスタが付加された請求項１記載
のパルス幅変調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3052110A JPH04287514A (ja) | 1991-03-18 | 1991-03-18 | パルス幅変調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3052110A JPH04287514A (ja) | 1991-03-18 | 1991-03-18 | パルス幅変調回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04287514A true JPH04287514A (ja) | 1992-10-13 |
Family
ID=12905727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3052110A Pending JPH04287514A (ja) | 1991-03-18 | 1991-03-18 | パルス幅変調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04287514A (ja) |
-
1991
- 1991-03-18 JP JP3052110A patent/JPH04287514A/ja active Pending
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