JPS6242386B2 - - Google Patents

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JPS6242386B2
JPS6242386B2 JP56114724A JP11472481A JPS6242386B2 JP S6242386 B2 JPS6242386 B2 JP S6242386B2 JP 56114724 A JP56114724 A JP 56114724A JP 11472481 A JP11472481 A JP 11472481A JP S6242386 B2 JPS6242386 B2 JP S6242386B2
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semiconductor
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JP56114724A
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Mamoru Yanagisawa
Hidehiko Akasaki
Eiji Aoki
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Fujitsu Ltd
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Fujitsu Ltd
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  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Description

【発明の詳細な説明】 本発明は、半導体素子を収容するセラミツクパ
ツケージに関する。
半導体素子特にLSIなどの多数の端子を持つ素
子のパツケージには第１図に示すように、多層セ
ラミツク板を利用したものがある。この図で１０
はLSIチツプ、２０は該チツプを搭載、収容する
パツケージである。パツケージ２０の本体部は厚
み0.5mm程度のグリーンシートにタングステン
（Ｗ）ペーストで所要の配線を施したものを所要
枚数例えば４〜６枚程度重ね、圧着して例えば
1500〜1600℃の高温で焼結したもので、２１，２
２……２５はその各層を示す。本例では層２１に
半導体チツプ１０を取付けるステージパターン２
１ａが設けられ、層２４にインナーパターン２４
ａがそして最上部の層２５にはシールパターン２
５ａが設けられる。これらの各パターンの平面形
状を第５図に示す。この第５図に示すようにステ
ージパターン２１ａは正方形又は矩形であつて、
半導体チツプ１０よりやゝ大きい寸法を持つ。イ
ンナーパターン２４ａは多数放射状に並ぶ（図面
では一部のみ示す）ボンデイングパツド部であつ
て、半導体チツプ１０の外部端子数だけあり、該
外部端子とはワイヤ１２により接続される。シー
ルパターン２５ａはインナーパターン２４ａを囲
む角環状体で、ステージパターンに半導体チツプ
が取付けられ、インナーパターンにワイヤボンデ
イングがなされた後でキヤツプ１４が取付けられ
る。
パツケージ２０の最下部の層２３には端子ピン
１６が取付けられ、これらの端子ピンはインナー
パターンの各々に、パツケージ２０の各層の配線
および各層を貫通するスルーホール部の配線（点
線３０で示す）を通して接続される。この端子ピ
ン１６の側面図を第６図に、平面図を第７図に示
す。端子ピン１６は全て同じ短棒状であるが、四
隅にあるピンのみ突出部１６ａを持ち、これはプ
リント板に本パツケージの端子ピンを挿込んだと
きのストッパとなる。第７図に示されるように端
子ピンは複数列配設され、インナーパターン２４
ａの各エレメントの個数以上ある。
パツケージ２０の各層の配線はインナーパター
ン２４ａと端子ピン１６とを結ぶものであるが、
それ以外にメツキ用の導線となる。即ちステージ
パターン２１ａおよびインナーパターン２４ａな
どは露出面は圧着による接続を可能とするため金
（Au）層とするが、セラミツクの焼結温度が高く
て耐えられないので、グリーンシートに施す電極
配線パターンはタングステンペーストによるもの
とし、かゝる状態で焼結し、その後金メツキす
る。詳しくは第２図に示すようにセラミツク基板
上タングステン層３２にニツケル（Ni）層３４
を電解メツキし、その上に金（Au）層３６を電
解メツキする。電解メツキに際しては電圧を加え
る必要があるが、この電圧印加はピン１６へ至る
配線を分岐してパツケージ２０の側面へ出るよう
にし、該側面に導電層３８を設け、この導電層３
８に電圧を加えて行なう。メツキが済めば導電層
３８は不要であり、しかもこの導電層があつたの
では全端子ピンが短絡されるから、研麿により除
去する。従つて研麿後は第３図に示すようにパツ
ケージ側面にメツキ用導線の切断面３０ａが露出
しており、これが本例の如きRITパツケージの特
徴である。
導電層３８の除去はメツキ後に行ない、半導体
素子搭載はその後である。またメツキし、導電層
３８を除去したパツケージは、パツケージとして
は完成品であり、従つてユーザへの販売対象にも
なる。かゝるパツケージへ半導体素子を搭載し、
ワイヤボンデイングを行ない、キヤツプを取付け
て半導体装置として完成する際、作業者は該パツ
ケージを手で持つて移動し、所定箇所へ設置しと
いつた操作を必然的に行なうことになるが、その
際多くの者はパツケージの両側部を抑えて持つ。
この際、該両側部には導線切断面が露出してお
り、そして周知のように人体は静電気を持つてい
るから、ステージパターンに半導体素子が搭載さ
れ、インナーパターンにワイヤボンデイングがな
された後であると、半導体素子に該静電気による
高電圧が印加されて半導体素子が絶縁破壊される
恐れがある。
本発明はかゝる点を改善しようとするものであ
つて、特徴とするところは側面に導線の切断面が
露出し、外部接続端子が底面側に形成されてなる
半導体素子用パツケージにおいて、該切断面が側
面中央部に来るように導線を配置し、そして該側
面中央部を側面両端縁より凹ませたことにある。
第４図にその実施例を示す。
メツキ後は導電層３８を研削して除去するが本
発明では該研削を更に進めてパツケージ側面をａ
図のように三角状に、またはｂ図の如く溝状に、
あるいはｃ図の如く弧状にくぼませる。またメツ
キ用導線はパツケージ側面の両端縁２０ａ，２０
ｂを外して中間部に集まり、切断面３０ａはくぼ
んだ該中間部にあるようにする。このようにすれ
ばパツケージ両側面を手で抑えて持つても切断面
３０ａに手が触れることはなく、ひいては半導体
素子が静電気による高電圧で絶縁破壊されること
はない。
凹部の形状は適宜のものであつてよいが第４図
ａ，ｃのように端縁２０ａ，２０ｂが尖鋭である
と取扱い中に欠ける恐れがあり、この点では第４
図ｂの形状が好ましい。凹部の深さは、手で持つ
たとき手が切断面３０ａに触れない程度であるか
ら数mm以下の微小なものでよい。第６図は第４図
ｂの形状の凹部としたパツケージ側面を示す。切
断面３０ａは一部のみ説明的に示す。
以上説明したように本発明によれば導線切断面
が露出している半導体素子セラミツクパツケージ
の側面を、その導電層を切除する際の研削を側面
中間部においてやゝ深く行ない、該中間部にメツ
キ用導線が集まるようにしておくという簡単な手
段により、取扱い中の半導体素子の絶縁破壊を回
避することができ、絶縁被覆を施すなどの付加手
段を要し工程を増す方式に比べてコスト的、汚染
回避、その他の面で有利である。
【図面の簡単な説明】
第１図はセラミツクパツケージの構造を示す断
面図、第２図はインナーパターン部などの断面構
造を示す図、第３図は主としてメツキ用導線部を
示す断面図、第４図は本発明の実施例を示す部分
断面図、第５図はセラミツクパツケージの平面
図、第６図は同側面図、第７図は同底面図であ
る。 図面で３０ａは導線切断面、１０半導体素子、
２０はパツケージ、２０ａ，２０ｂはパツケージ
の両端縁である。

Claims (1)

    【特許請求の範囲】
  1. １ 側面に導線の切断面が露出し、外部接続端子
    が底面側に形成されてなる半導体素子用パツケー
    ジにおいて、該切断面が側面中央部に来るように
    導線を配置し、そして該側面中央部を側面両端縁
    より凹ませたことを特徴とする半導体素子用パツ
    ケージ。
JP56114724A 1981-07-22 1981-07-22 半導体素子用パッケ−ジ Granted JPS5816552A (ja)

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JP56114724A JPS5816552A (ja) 1981-07-22 1981-07-22 半導体素子用パッケ−ジ
US06/400,035 US4458291A (en) 1981-07-22 1982-07-20 Package for enclosing semiconductor elements
IE1757/82A IE53953B1 (en) 1981-07-22 1982-07-22 Packages for enclosing semiconductor elements
DE8282303884T DE3278599D1 (en) 1981-07-22 1982-07-22 Packages for enclosing semiconductor elements
EP82303884A EP0071423B1 (en) 1981-07-22 1982-07-22 Packages for enclosing semiconductor elements

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JPS5816552A JPS5816552A (ja) 1983-01-31
JPS6242386B2 true JPS6242386B2 (ja) 1987-09-08

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US (1) US4458291A (ja)
EP (1) EP0071423B1 (ja)
JP (1) JPS5816552A (ja)
DE (1) DE3278599D1 (ja)
IE (1) IE53953B1 (ja)

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