JPS6242544A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6242544A JPS6242544A JP18227885A JP18227885A JPS6242544A JP S6242544 A JPS6242544 A JP S6242544A JP 18227885 A JP18227885 A JP 18227885A JP 18227885 A JP18227885 A JP 18227885A JP S6242544 A JPS6242544 A JP S6242544A
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- wiring layer
- conductive material
- layer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
アルミニウム（Ａβ）などの配線層の側壁にＡ７！など
の導電材料を堆積することにより配線層を太くする方法
である。
の導電材料を堆積することにより配線層を太くする方法
である。
本発明は半導体装置の製造方法に関するもので、さらに
詳しく言えば、配線層のピッチは所定どおりに設定する
一方で、配線層を太くすることにより抵抗を小にしマイ
グレーションに対し強くなった配線層を形成する方法に
関する。
詳しく言えば、配線層のピッチは所定どおりに設定する
一方で、配線層を太くすることにより抵抗を小にしマイ
グレーションに対し強くなった配線層を形成する方法に
関する。
半導体基板または絶縁層など（以下には基盤という）の
上に配線層を形成するには、第３図に示される如く、基
盤２１の上に例えばＡＮをスパッター、蒸着などにより
堆積し、その上にレジスト）１カを形成し、レジスト膜
をパターニングしてレジストパターン２３を作り、パタ
ーン２３をマスクにして八βをエツチングして配線層２
２を形成する。
上に配線層を形成するには、第３図に示される如く、基
盤２１の上に例えばＡＮをスパッター、蒸着などにより
堆積し、その上にレジスト）１カを形成し、レジスト膜
をパターニングしてレジストパターン２３を作り、パタ
ーン２３をマスクにして八βをエツチングして配線層２
２を形成する。
上記したレジスト膜のパターニングにおいては、配線層
のとソ千Ｐが２μｍあるとすれば、第３図の図に見て左
右方向の＠Ｗはレジストの解像力の関係で１μｍ程度、
また配線層２２相互間の間隔も１μｍ程度が限界である
。一般に、配線層は抵抗を小にし、かつ、マイグレーシ
ョンに対して強くするためにできるだけ太くすることが
希望される。
のとソ千Ｐが２μｍあるとすれば、第３図の図に見て左
右方向の＠Ｗはレジストの解像力の関係で１μｍ程度、
また配線層２２相互間の間隔も１μｍ程度が限界である
。一般に、配線層は抵抗を小にし、かつ、マイグレーシ
ョンに対して強くするためにできるだけ太くすることが
希望される。
ここで、マイグレーションとは、Ａ６配線層に一方向に
電流が流れるとき、電子とＡβ原子とは互いに反対方向
に移ｆｉＪする現象をいい、電流密度が大になるとマイ
グレーションによるＡβ原子の移動の結果ＡＡ’配線層
が断線することがある。半導体メモリ装置においては配
線層のピ・ツチは設計の段階である値に定められるので
、このピンチは保ちながら配線層を太くし、それによっ
て配線層の抵抗を小にし、かつ、マイグレーションに対
し強い配線層を得ることが望まれている。
電流が流れるとき、電子とＡβ原子とは互いに反対方向
に移ｆｉＪする現象をいい、電流密度が大になるとマイ
グレーションによるＡβ原子の移動の結果ＡＡ’配線層
が断線することがある。半導体メモリ装置においては配
線層のピ・ツチは設計の段階である値に定められるので
、このピンチは保ちながら配線層を太くし、それによっ
て配線層の抵抗を小にし、かつ、マイグレーションに対
し強い配線層を得ることが望まれている。
本発明はこのような点に鑑みて創作されたもので、配線
層のピッチが与えられたときにその配線層を太くする方
法を提供することを目的とする。
層のピッチが与えられたときにその配線層を太くする方
法を提供することを目的とする。
Ｃ問題点を解決するための手段〕
第１図（ａｌないしくＣ）は本発明実施例の１析面図で
ある。
ある。
第１図において、基盤１１（半導体基板または絶縁層）
上に互いに分離した配線層１２を形成した後に、導電性
材料を堆積して導電材層１３を形成しく同図（ａｌ）、
次にリアクティブ・イオン・エツチング（ＲＩＥ）のよ
うな垂直方向に優勢な異方性エツチングによって同図（
ｂｌに示される如く配線層１２の側部が互いに分離する
までエツチングする。または、配線層１２の側部は互い
に分離した状態で、配線層１２の表面上にも導電材を残
す程度にエツチングしてもよい。
上に互いに分離した配線層１２を形成した後に、導電性
材料を堆積して導電材層１３を形成しく同図（ａｌ）、
次にリアクティブ・イオン・エツチング（ＲＩＥ）のよ
うな垂直方向に優勢な異方性エツチングによって同図（
ｂｌに示される如く配線層１２の側部が互いに分離する
までエツチングする。または、配線層１２の側部は互い
に分離した状態で、配線層１２の表面上にも導電材を残
す程度にエツチングしてもよい。
１１１Ｅにおいては、エツチングされる物質の表面から
均一にエツチングされて行くのであるが、配線層１２の
両恒１１部では導電材の厚ざが他の部分よりも大である
ので、その分だけがエツチングされずに残り、配線層は
両０（すが太くなった分だけ太くなるのである。
均一にエツチングされて行くのであるが、配線層１２の
両恒１１部では導電材の厚ざが他の部分よりも大である
ので、その分だけがエツチングされずに残り、配線層は
両０（すが太くなった分だけ太くなるのである。
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
再び第１図を参照すると、基盤１１（半導体基板であっ
てもまたは他の配線ＦＢの上の絶縁層であづてもよい）
上に例えば八ｌを堆積し、それを従来例の場合と同様に
パターニングして配線層１２を作り、全面に導電材料を
配線層１２が埋没する程度にｊｌ！ ａして導電材層１
３を作る。この導電材料は、配線層１２の材料と同じも
のであってもまたは異なるものでなってもよい。また、
配線層をｉ以外の材料で形成してもよい。
てもまたは他の配線ＦＢの上の絶縁層であづてもよい）
上に例えば八ｌを堆積し、それを従来例の場合と同様に
パターニングして配線層１２を作り、全面に導電材料を
配線層１２が埋没する程度にｊｌ！ ａして導電材層１
３を作る。この導電材料は、配線層１２の材料と同じも
のであってもまたは異なるものでなってもよい。また、
配線層をｉ以外の材料で形成してもよい。
次いで、第１図（ｂ）に示される如く、Ｉ？ＩＨによっ
て配線層１２の側部が互いに分離されるまで導電材層１
３をエツチングする。［Ｅにおいては、導電材Ｊ？８ｉ
］３の表面から均一にエツチングされるが、導電材は、
配線層１２の側部の厚さく第１図ｔａ＋に矢印■で示す
）は配線層１２０表面上の厚さく第１図（ａ）に矢印Ｉ
で示す）よりも大であるから、配線層の両側には符号１
３ａを付して示す導電材層が残る。
て配線層１２の側部が互いに分離されるまで導電材層１
３をエツチングする。［Ｅにおいては、導電材Ｊ？８ｉ
］３の表面から均一にエツチングされるが、導電材は、
配線層１２の側部の厚さく第１図ｔａ＋に矢印■で示す
）は配線層１２０表面上の厚さく第１図（ａ）に矢印Ｉ
で示す）よりも大であるから、配線層の両側には符号１
３ａを付して示す導電材層が残る。
本発明者の確認したところによると、配線層のピ・７チ
を２μｍ、幅を１μｍに形成したところ、配線層の太っ
た部分は幅がそれぞれ０．３μｍあり、配線層の幅はち
と１μｍであったものが１．６μｍと太くなった。
を２μｍ、幅を１μｍに形成したところ、配線層の太っ
た部分は幅がそれぞれ０．３μｍあり、配線層の幅はち
と１μｍであったものが１．６μｍと太くなった。
上記の如＜ ＲＩＥで配線層１２の表面が露出するまで
エツチングする代りに、第１図（Ｃ）に示される如く、
基盤１１の平坦部上の導電材が除去され、太った配線層
が互いに分離された状態で、配線層１２の上に導電材を
残してＲＩＥでエツチングしてもよい。
エツチングする代りに、第１図（Ｃ）に示される如く、
基盤１１の平坦部上の導電材が除去され、太った配線層
が互いに分離された状態で、配線層１２の上に導電材を
残してＲＩＥでエツチングしてもよい。
この場合、配線層はもとの両側部だけでなく表面上にも
導電材が付着されているので、第１図（ｂ）に示す場合
よりも太くなっている。
導電材が付着されているので、第１図（ｂ）に示す場合
よりも太くなっている。
本発明の他の実施例においては、Ａ７！を基盤上に被着
した後に、Ａｌの表面にシリコン（Ｓｉ）または二酸化
シリコン（５ｉＯ２）を堆積する。以後、第１図（ａ）
、 （ｂ） 、 （Ｃ）に示した場合と全く同様の処
理を第２図（ａｌ 、 （ｂｌ 、 （Ｃ１に示す如く
に実施する。この実施例においては、例えば５ｉ０２膜
１４は、第２図（ｂｌに示す如く配線層１２の表面まで
ＲＩＥでエツチングするときのストッパーの役割を果し
、配線層１２が表面からエツチングされて小さくなるこ
とを防止する。
した後に、Ａｌの表面にシリコン（Ｓｉ）または二酸化
シリコン（５ｉＯ２）を堆積する。以後、第１図（ａ）
、 （ｂ） 、 （Ｃ）に示した場合と全く同様の処
理を第２図（ａｌ 、 （ｂｌ 、 （Ｃ１に示す如く
に実施する。この実施例においては、例えば５ｉ０２膜
１４は、第２図（ｂｌに示す如く配線層１２の表面まで
ＲＩＥでエツチングするときのストッパーの役割を果し
、配線層１２が表面からエツチングされて小さくなるこ
とを防止する。
以上述べてきたように、本発明によれば、配線層のピッ
チは所定の値に保ちつつ配線層を太くすることができ、
配線層の抵抗を小にし、マイグレーションによる断線を
防止することができるので、半導体装置の信頼性向上に
有効である。
チは所定の値に保ちつつ配線層を太くすることができ、
配線層の抵抗を小にし、マイグレーションによる断線を
防止することができるので、半導体装置の信頼性向上に
有効である。
第１図（ａｌないしくＣ１は本発明実施例断面図、第２
図ｆａ）ないしくＣ）は本発明の他の実施例の断面図、 第３図は従来例断面図である。 第１図と第２図において、 １１は基盤、 １２は配線層、 １３は導電材層、 １３ａは配線層の両側に残る導電材である。 ２訃こ１糖ジ萌つ（１号としイクリβγｒご凸ｔ２１第
１図 本島−史地例１面図 第２１１ ←Ｐ−→ 促毫例ｔ！ｆｒ恥図 第３図
図ｆａ）ないしくＣ）は本発明の他の実施例の断面図、 第３図は従来例断面図である。 第１図と第２図において、 １１は基盤、 １２は配線層、 １３は導電材層、 １３ａは配線層の両側に残る導電材である。 ２訃こ１糖ジ萌つ（１号としイクリβγｒご凸ｔ２１第
１図 本島−史地例１面図 第２１１ ←Ｐ−→ 促毫例ｔ！ｆｒ恥図 第３図
Claims (1)
- 【特許請求の範囲】 基盤（１１）上に導電材料を堆積しそれをパターニング
して互いに分離された配線層（１２）を形成する工程、 配線層（１２）が埋没する程度に導電材料を堆積して導
電材層（１３）を形成する工程、および配線層（１２）
の両側が互いに分離するまで異方性エッチングにより導
電材層（１３）をエッチングする工程を含むことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18227885A JPS6242544A (ja) | 1985-08-20 | 1985-08-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18227885A JPS6242544A (ja) | 1985-08-20 | 1985-08-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6242544A true JPS6242544A (ja) | 1987-02-24 |
Family
ID=16115472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18227885A Pending JPS6242544A (ja) | 1985-08-20 | 1985-08-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6242544A (ja) |
-
1985
- 1985-08-20 JP JP18227885A patent/JPS6242544A/ja active Pending
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