JPS6242547B2 - - Google Patents
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- Publication number
- JPS6242547B2 JPS6242547B2 JP55113492A JP11349280A JPS6242547B2 JP S6242547 B2 JPS6242547 B2 JP S6242547B2 JP 55113492 A JP55113492 A JP 55113492A JP 11349280 A JP11349280 A JP 11349280A JP S6242547 B2 JPS6242547 B2 JP S6242547B2
- Authority
- JP
- Japan
- Prior art keywords
- transmission
- signal
- transmission line
- control circuit
- dma
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/22—Arrangements for detecting or preventing errors in the information received using redundant apparatus to increase reliability
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
Description
【発明の詳細な説明】
本発明は２重系伝送制御回路に係り、さらに詳
述すれば、伝送回線を介して中央制御所側にデー
タ伝送を行なう端末における１つのマイクロプロ
セツサを含む共通制御部と伝送回線との間に２重
化されて設置されて上記共通制御部と上記伝送回
線との間のデータ伝送を制御する２重系伝送制御
回路に関するもので、特に、２重化された伝送制
御回路のうちの伝送回線に接続された方の伝送制
御回線が自動的に選択されるようにして同一の伝
送制御回路で２重系を実現することを図つたもの
である。
述すれば、伝送回線を介して中央制御所側にデー
タ伝送を行なう端末における１つのマイクロプロ
セツサを含む共通制御部と伝送回線との間に２重
化されて設置されて上記共通制御部と上記伝送回
線との間のデータ伝送を制御する２重系伝送制御
回路に関するもので、特に、２重化された伝送制
御回路のうちの伝送回線に接続された方の伝送制
御回線が自動的に選択されるようにして同一の伝
送制御回路で２重系を実現することを図つたもの
である。
従来例として、まず、１重系における伝送制御
回路を第１図に示す。第１図において、１はマイ
クロプロセツサ（以下MPUと略す）、２はメモ
リ、３はダイレクトメモリアクセス（以下DMA
と略す）コントローラ、４はアドバンスデータリ
ンク（以下ADLと略す）コントローラ、５はレ
ベル変換回路、６は受信データサービスリクエス
ト（以下RDSRと略す）信号、７は送信データサ
ービスリクエス（以下TDSRと略す）信号、８は
DMA要求信号、９はDMA許可信号、１０はデー
タパス、１１はアドレスバス、１６は伝送回線で
ある。受信開始のフラツグを受信するとADLコ
ントローラ４は、メモリ２へデータをDMA方式
で転送するための要求信号、RDSR信号６、を出
力してDMAコントローラ３に送出する。DMAコ
ントローラ３はこのRDSR信号６を受付けて
MPU１に対し、バス専有権を得るためのDMA要
求信号８を出力する。MPU１はこの信号を受付
けると、データバス１０及びアドレスバス１１を
高インピーダンスにし、バスをDMAコントロー
ラ３に渡す信号であるDMA許可信号９を出力す
る。これでDMAコントローラ３はマスタとな
り、ADLコントローラ４からメモリ２へデータ
を転送するDMA転送を開始する。データ転送が
終了すると、ADLコントローラ４はRDSR信号６
を落とし、ついでDMAコントローラ３はDMA要
求信号８を落とす。するとバス専有権はDMAコ
ントローラ３からMPU１に戻る。マスタになつ
たMPU１は、いま転送されたメモリ２のデータ
により一定の処理を行ない、上位計算機側へ応答
するためにADLコントローラ４に起動をかけ
る。MPU１からADLコントローラ４への起動は
一般にデータバス１０及びアドレスバス１１を用
い、図示していない、ADLコントローラ４内の
制御レジスタの特定ビツトをセツトすることによ
つて行われる。起動をかけられたADLコントロ
ーラ４は、第２図において後述する転送モード表
示信号１３を低レベルにすると共に、再びDMA
転送するべくTDSR信号７を出力する。DMAコ
ントローラ３はこの信号によりMPU１にDMA要
求信号８を送出し、MPU１はDMA許可信号９を
帰す。そしてDMAコントローラ３はメモリ２か
らADLコントローラ４へデータを転送し、レベ
ル変換回路５を介して伝送回線１６へデータを送
出する。
回路を第１図に示す。第１図において、１はマイ
クロプロセツサ（以下MPUと略す）、２はメモ
リ、３はダイレクトメモリアクセス（以下DMA
と略す）コントローラ、４はアドバンスデータリ
ンク（以下ADLと略す）コントローラ、５はレ
ベル変換回路、６は受信データサービスリクエス
ト（以下RDSRと略す）信号、７は送信データサ
ービスリクエス（以下TDSRと略す）信号、８は
DMA要求信号、９はDMA許可信号、１０はデー
タパス、１１はアドレスバス、１６は伝送回線で
ある。受信開始のフラツグを受信するとADLコ
ントローラ４は、メモリ２へデータをDMA方式
で転送するための要求信号、RDSR信号６、を出
力してDMAコントローラ３に送出する。DMAコ
ントローラ３はこのRDSR信号６を受付けて
MPU１に対し、バス専有権を得るためのDMA要
求信号８を出力する。MPU１はこの信号を受付
けると、データバス１０及びアドレスバス１１を
高インピーダンスにし、バスをDMAコントロー
ラ３に渡す信号であるDMA許可信号９を出力す
る。これでDMAコントローラ３はマスタとな
り、ADLコントローラ４からメモリ２へデータ
を転送するDMA転送を開始する。データ転送が
終了すると、ADLコントローラ４はRDSR信号６
を落とし、ついでDMAコントローラ３はDMA要
求信号８を落とす。するとバス専有権はDMAコ
ントローラ３からMPU１に戻る。マスタになつ
たMPU１は、いま転送されたメモリ２のデータ
により一定の処理を行ない、上位計算機側へ応答
するためにADLコントローラ４に起動をかけ
る。MPU１からADLコントローラ４への起動は
一般にデータバス１０及びアドレスバス１１を用
い、図示していない、ADLコントローラ４内の
制御レジスタの特定ビツトをセツトすることによ
つて行われる。起動をかけられたADLコントロ
ーラ４は、第２図において後述する転送モード表
示信号１３を低レベルにすると共に、再びDMA
転送するべくTDSR信号７を出力する。DMAコ
ントローラ３はこの信号によりMPU１にDMA要
求信号８を送出し、MPU１はDMA許可信号９を
帰す。そしてDMAコントローラ３はメモリ２か
らADLコントローラ４へデータを転送し、レベ
ル変換回路５を介して伝送回線１６へデータを送
出する。
２重系の伝送制御回路として、第１図に示した
ような１重系の伝送制御系をそのまま２重化した
場合を考えると、(1)MPU１は２つある伝送制御
回路のどちらが回線に接続されているかを認識す
る必要がある、(2)回線に接続されている回路へ送
受信の起動をかける必要がある、(3)このためにプ
ログラムが複雑になるなどの問題点を生じる。
ような１重系の伝送制御系をそのまま２重化した
場合を考えると、(1)MPU１は２つある伝送制御
回路のどちらが回線に接続されているかを認識す
る必要がある、(2)回線に接続されている回路へ送
受信の起動をかける必要がある、(3)このためにプ
ログラムが複雑になるなどの問題点を生じる。
本発明の目的は、上記問題点を解決し、マイク
ロプログラムを１重系、２重系を区別することな
く簡単にし、かつ同一の伝送制御カード２枚で２
重系伝送を可能にする２重系伝送制御回路を提供
するにある。
ロプログラムを１重系、２重系を区別することな
く簡単にし、かつ同一の伝送制御カード２枚で２
重系伝送を可能にする２重系伝送制御回路を提供
するにある。
以下第２図及び第３図により本発明の一実施例
を説明する。第２図は回路図、第３図はその動作
説明用の各部信号タイムチヤートである。第２
図、第３図において、１２はフラツグ検出（以下
FDと略す）信号、１３は転送モード表示（以下
RSTと略す）信号、１４はフラツグ検出用のフ
リツプフロツプ、１５はゲートであり、その他は
第１図の場合と同じである。ここでフリツプフロ
ツプ１４は、セツト入力付エツジトリガフリツプ
フロツプで、Ｄ入力は接地（GD）されており、
セツト入力端子Ｓに信号があつた場合（信号線１
２がLOWレベル）に強制的にセツト（Ｑ出力
“１”）され、Ｔ入力（信号線１３）がLOW→
HIGHでリセツト（Ｑ出力“０”）されるように
なつている。なお、２重系をＡ，Ｂで区別してい
る。第２図回路が第１図回路と異なるのは、伝送
制御回路が２重化されていること、各伝送制御回
路内にそれぞれフリツプフロツプ１個とゲート２
個が追加されたことである。以下、異なる点を中
心に、第３図タイムチヤートを参照しながら説明
する。第３図ＡはＡ系回路のＢはＢ系回路の動作
を示す。
を説明する。第２図は回路図、第３図はその動作
説明用の各部信号タイムチヤートである。第２
図、第３図において、１２はフラツグ検出（以下
FDと略す）信号、１３は転送モード表示（以下
RSTと略す）信号、１４はフラツグ検出用のフ
リツプフロツプ、１５はゲートであり、その他は
第１図の場合と同じである。ここでフリツプフロ
ツプ１４は、セツト入力付エツジトリガフリツプ
フロツプで、Ｄ入力は接地（GD）されており、
セツト入力端子Ｓに信号があつた場合（信号線１
２がLOWレベル）に強制的にセツト（Ｑ出力
“１”）され、Ｔ入力（信号線１３）がLOW→
HIGHでリセツト（Ｑ出力“０”）されるように
なつている。なお、２重系をＡ，Ｂで区別してい
る。第２図回路が第１図回路と異なるのは、伝送
制御回路が２重化されていること、各伝送制御回
路内にそれぞれフリツプフロツプ１個とゲート２
個が追加されたことである。以下、異なる点を中
心に、第３図タイムチヤートを参照しながら説明
する。第３図ＡはＡ系回路のＢはＢ系回路の動作
を示す。
ポーリングセレクシヨン方式のデータ伝送にお
いては、端末は受信に始まり送信で一連の転送を
終結する。第２図の２重系において、いま、伝送
回線１６はＡ系の方に接続されているとする。
いては、端末は受信に始まり送信で一連の転送を
終結する。第２図の２重系において、いま、伝送
回線１６はＡ系の方に接続されているとする。
ADLコントローラ４Ａは受信開始フラツグを
受信すると、RDSR信号６Ａ，FD信号１２Ａを
送出する。このFD信号１２Ａによりフリツプフ
ロツプ１４Ａがセツト状態となる。つまり回線が
Ａ系回路に接続されたことを示す。従つてDMA
要求信号８はＡ系回路からのみ出力され、DMA
許可信号９もＡ系回路のみへ入力され、第１図回
路の場合と同様にDMAが実行される。
受信すると、RDSR信号６Ａ，FD信号１２Ａを
送出する。このFD信号１２Ａによりフリツプフ
ロツプ１４Ａがセツト状態となる。つまり回線が
Ａ系回路に接続されたことを示す。従つてDMA
要求信号８はＡ系回路からのみ出力され、DMA
許可信号９もＡ系回路のみへ入力され、第１図回
路の場合と同様にDMAが実行される。
次にDMA転送でメモリデータをADLコントロ
ーラ４Ａを介して伝送回線１６へ送出する場合に
ついて述べる。MPU１は伝送回線１６へデータ
を送出するべく同一アドレシングによりＡ系，Ｂ
系の両伝送制御回路に起動をかける。ADLコン
トローラ４Ａ，４ＢはTDSR信号７Ａ，７Ｂ及び
RTS信号１３Ａ，１３Ｂを出力する。ここで、
Ａ系回路はフリツプフロツプ１４ＡによりDMA
要求信号８Ａのゲートをイネーブルにしているた
めバス上へ送出される。しかし、Ｂ系回路はフリ
ツプフロツプ１４Ｂがセツト状態にないため、
DMA要求信号８Ｂはバス上へ送出されない。
MPU１からDMA許可信号９が帰つてくると同様
にＡ系のみに入力される。従つてＡ系回路のみが
DMA転送を実行する。転送が終了するとADLコ
ントローラ４ＡはTDSR信号７Ａを落とし、
DMAコントローラ３ＡはDMA要求信号８Ａを落
とし、MPU１はバス専有権を回復する。MPU１
は送信モードを受信モードに切替えるべく同一ア
ドレシングによりADLコントローラ４Ａ，４Ｂ
を受信モードにしてRTS信号１３Ａ，１３Ｂを
高レベルにする。従つてフリツプフロツプ１４
Ａ，１４Ｂはリセツトされ、DMA要求信号８及
びDMA許可信号９のゲートを閉じる。この場
合、Ｂ系回路においてフリツプフロツプ１４Ｂは
リセツト状態のためゲート１５―１Ｂ，１５―２
Ｂは閉じたままである。従つてＡ系回路、Ｂ系回
路は受信できる状態となる。
ーラ４Ａを介して伝送回線１６へ送出する場合に
ついて述べる。MPU１は伝送回線１６へデータ
を送出するべく同一アドレシングによりＡ系，Ｂ
系の両伝送制御回路に起動をかける。ADLコン
トローラ４Ａ，４ＢはTDSR信号７Ａ，７Ｂ及び
RTS信号１３Ａ，１３Ｂを出力する。ここで、
Ａ系回路はフリツプフロツプ１４ＡによりDMA
要求信号８Ａのゲートをイネーブルにしているた
めバス上へ送出される。しかし、Ｂ系回路はフリ
ツプフロツプ１４Ｂがセツト状態にないため、
DMA要求信号８Ｂはバス上へ送出されない。
MPU１からDMA許可信号９が帰つてくると同様
にＡ系のみに入力される。従つてＡ系回路のみが
DMA転送を実行する。転送が終了するとADLコ
ントローラ４ＡはTDSR信号７Ａを落とし、
DMAコントローラ３ＡはDMA要求信号８Ａを落
とし、MPU１はバス専有権を回復する。MPU１
は送信モードを受信モードに切替えるべく同一ア
ドレシングによりADLコントローラ４Ａ，４Ｂ
を受信モードにしてRTS信号１３Ａ，１３Ｂを
高レベルにする。従つてフリツプフロツプ１４
Ａ，１４Ｂはリセツトされ、DMA要求信号８及
びDMA許可信号９のゲートを閉じる。この場
合、Ｂ系回路においてフリツプフロツプ１４Ｂは
リセツト状態のためゲート１５―１Ｂ，１５―２
Ｂは閉じたままである。従つてＡ系回路、Ｂ系回
路は受信できる状態となる。
以上の説明では伝送回線１６がＡ系回路に接続
された場合について述べたが、Ｂ系回路に接続さ
れた場合も動作は全く同様で、Ａ系回路とＢ系回
路が入れ替わるのみである。尚、Ａ系回路とＢ系
回路のどちらを伝送回線に接続するかは、両方と
も正常な場合は、Ａ系回路を、Ａ系回路が異常に
なつた場合はＢ系回路を接続する。スイツチの切
替は自動的に行なうことも可能であるが、ここで
は手動で行う実施例を示している。
された場合について述べたが、Ｂ系回路に接続さ
れた場合も動作は全く同様で、Ａ系回路とＢ系回
路が入れ替わるのみである。尚、Ａ系回路とＢ系
回路のどちらを伝送回線に接続するかは、両方と
も正常な場合は、Ａ系回路を、Ａ系回路が異常に
なつた場合はＢ系回路を接続する。スイツチの切
替は自動的に行なうことも可能であるが、ここで
は手動で行う実施例を示している。
以上説明したように、本発明によれば、同一の
伝送制御回路を有するカードを２枚用意しておく
ことで、カードを追加するのみで簡単に１重系を
２重系にすることができ、かつ、プログラムは、
１重系の場合と２重系の場合とで区別することな
く、同一のアドレシングで起動をかけることがで
きる。
伝送制御回路を有するカードを２枚用意しておく
ことで、カードを追加するのみで簡単に１重系を
２重系にすることができ、かつ、プログラムは、
１重系の場合と２重系の場合とで区別することな
く、同一のアドレシングで起動をかけることがで
きる。
第１図は従来説明図で１重系によるマイクロプ
ロセツサを含んだ伝送制御回路図、第２図は本発
明の一実施例図、第３図は第２図中のＡ系回路、
Ｂ系回路の動作タイムチヤートである。 １…マイクロプロセツサ、２…メモリ、３…
DMAコントローラ、４…ADLコントローラ、５
…レベル変換回路、６…RDSR信号、７…TDSR
信号、８…DMA要求信号、９…DMA許可信号、
１０…データバス、１１…アドレスバス、１２…
フラツグ検出信号、１３…転送モード表示信号、
１４…フリツプフロツプ、１５…ゲート、１６…
伝送回線。
ロセツサを含んだ伝送制御回路図、第２図は本発
明の一実施例図、第３図は第２図中のＡ系回路、
Ｂ系回路の動作タイムチヤートである。 １…マイクロプロセツサ、２…メモリ、３…
DMAコントローラ、４…ADLコントローラ、５
…レベル変換回路、６…RDSR信号、７…TDSR
信号、８…DMA要求信号、９…DMA許可信号、
１０…データバス、１１…アドレスバス、１２…
フラツグ検出信号、１３…転送モード表示信号、
１４…フリツプフロツプ、１５…ゲート、１６…
伝送回線。
Claims (1)
- １ 伝送回線を介して中央制御所側にデータ伝送
を行なう端末における１つのマイクロプロセツサ
を含む共通制御部と伝送回線との間に２重化され
て設置されてデータ伝送を制御する２重系伝送制
御回路において、該２重系伝送制御回路を形成す
る各伝送制御回路は、切替スイツチを介していず
れか一方が伝送回線に接続されるようになつてお
り、それぞれ、一連のデータ群における受信開始
フラツグによりセツト状態となり、伝送回線への
送信動作の完了時点でリセツトされるフリツプフ
ロツプと、該フリツプフロツプのセツト、リセツ
ト状態に応じて共通制御部との伝送制御信号の送
信、受信の許可および禁止を行うゲート回路を有
することを特徴とする２重系伝送制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11349280A JPS5738039A (en) | 1980-08-20 | 1980-08-20 | Duplex system transmission controlling circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11349280A JPS5738039A (en) | 1980-08-20 | 1980-08-20 | Duplex system transmission controlling circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5738039A JPS5738039A (en) | 1982-03-02 |
| JPS6242547B2 true JPS6242547B2 (ja) | 1987-09-09 |
Family
ID=14613668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11349280A Granted JPS5738039A (en) | 1980-08-20 | 1980-08-20 | Duplex system transmission controlling circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5738039A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS577491B2 (ja) * | 1973-03-08 | 1982-02-10 |
-
1980
- 1980-08-20 JP JP11349280A patent/JPS5738039A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5738039A (en) | 1982-03-02 |
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