JPS6243358Y2 - - Google Patents
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- JPS6243358Y2 JPS6243358Y2 JP1979041701U JP4170179U JPS6243358Y2 JP S6243358 Y2 JPS6243358 Y2 JP S6243358Y2 JP 1979041701 U JP1979041701 U JP 1979041701U JP 4170179 U JP4170179 U JP 4170179U JP S6243358 Y2 JPS6243358 Y2 JP S6243358Y2
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Description
この考案は電子楽器の音色選択回路に関し、特
に、複数の楽音発生回路を具えた電子楽器におけ
る音色選択回路に関する。 複数の楽音発生回路を具える電子楽器におい
て、各楽音発生回路はそれぞれ独立して所望の音
色の楽音を形成するものであり、かつ個々の楽音
発生回路は複数の音色のうち同時に１つの音色し
か形成し得ないものである場合、個々の楽音発生
回路に対応する音色選択回路において複数の音色
が同時に選択されたとすると不都合が生じる。そ
のため、各音色選択回路に優先選択機能をもたせ
て、同時に複数の音色が選択された場合その中の
最優先の音色を選択し、優先選択された１音色を
対応する楽音発生回路で形成するようにする必要
がある。その場合、個々の音色選択回路に対応し
て（つまり個々の楽音発生回路に対応して）個別
に優先回路を設けると、回路構成が複雑となり、
コストもかかる。 そこで、この考案では、１個の優先回路を複数
の音色選択回路（すなわち複数の楽音発生回路）
で共用し、、回路の簡素化を計るようにしたもの
である。 以下この考案の一実施例を添付図面を参照して
詳細に説明しよう。 第１図において、押鍵検出回路１１は鍵盤１０
で押圧されている鍵を検出し、その押圧鍵を表わ
す情報を発音割当て回路１２に供給する。発音割
当て回路１２は、押圧鍵の発音を特定数の発音チ
ヤンネルのいずれかに割当てるためのものであ
る。 発音割当て回路１２からは各チヤンネルに割当
てられた押圧鍵を表わすキーコードKCが時分割
的に送出される。キーコードKCは12音名Ｃ〜Ｂ
を区別するための４ビツトのノートコードＮ１，
Ｎ２，Ｎ３，Ｎ４とその音名が所属するオクター
プ音域を区別する３ビツトのブロツクコードＢ
１，Ｂ２，Ｂ３とから成る、また、発音割当て回
路１２からは各チヤンネルに割当てられた鍵が押
圧中であるか（“１”）あるいは離鍵されているか
（“０”）を表わす１ビツトの第１キーオン信号
KO１が時分割的に出力され、更に、鍵の押し始
めの僅かな時間だけ“１”となる第２キーオン信
号KO２及び第３キーオン信号KO３が出力さ
れ、更に必要に応じて様々な制御情報類（特に説
明せず）が出力される。例えば、第２キーオン信
号KO２の発生時間幅は約5ms、第３キーオン信
号KO３の発生時間幅は約30ms程度である。これ
らの第２及び第３キーオン信号KO２，KO３は
減衰音の開閉制御のために使用されるもので、
KO２とKO３は音色に応じて使い分けられる。 キーコードKCやキーオン信号KO１〜KO３及
びその他制御情報類はデータ多重化回路１３に供
給され、４ビツトのデータKC１，KC２，KC
３，KO４に多重化される。このようにキー情報
類を少数ビツトのデータKC１，KC４に多重化す
るようにした理由は、発音割当て回路１２側の集
積回路チツプと楽音発生回路側の集積回路チツプ
とを接続する配線数を節約するためである。デー
タ多重化回路１３では、キー情報類を多重化送出
するに先立つて、各チヤンネルのキー情報類の所
在タイムロツトを判別するために使用する基準デ
ータを送出する。基準データはデータKC１，KC
２，KC３，KC４の内容がすべて“１”のデータ
である。 データ多重化回路１３から出力される多重化さ
れたデータKC１〜KC４のタイムスロツトは合計
54であり、基準データ“1111”が発生するタイム
スロツトを「１」として各タイムスロツト「１〜
54」におけるデータKC１〜KC４の状態を第２図
に示す。第２図において、ch１〜ch７は楽音発
生回路１５，１６（第１図）における７つの発音
チヤンネルを表わす。タイムスロツト「４」乃至
「24」が、各チヤンネルch１〜ch７に割当てられ
たデータ類の送出のために使用されている。残り
のタイムスロツトは空白であるとする。各タイム
スロツト「１〜54」は繰返される。 第２図を参照すると、多重データKC１〜KC４
においては１つの発音チヤンネルに関して３つの
タイムスロツトが割当てられていることが判か
る。１つのタイムスロツトを１ビツトタイムとす
ると、３ビツトタイム毎にデータKC１〜KC４の
チヤンネルが切換わる。第２図において、各チヤ
ンネルの最初のタイムスロツト「４」、「７」、
「10」…「22」おいて、第２キーオン信号KO２
が最下位データKC１に、第３キーオン信号KO
３が最上位データKC４に、夫々割当てられるこ
とが示されている。 また、ブロツクコードＢ１〜Ｂ３がデータKC
１〜KC３に割当てられ、第１キーオン信号KO
１がデータKC４に割当てられている。またノー
トコードＮ１〜Ｎ４はデータKC１〜KC４に割当
てられる。そして、ブロツクコードＢ１〜Ｂ３及
び第１キーオン信号KO１はタイムスロツト
「２」、「５」、「８」…「23」に割当てられて、各
チヤンネル（各押圧鍵）のブロツクコードＢ１〜
Ｂ３及び第１キーオン信号KO１は３ビツトタイ
ムおきにデータKC１〜KC４に現われる。また、
ノートコードＮ１〜Ｎ４はタイムスロツト
「３」、「６」…「24」に割当てられており、これ
も３ビツトタイムおきにデータKC１，〜KC４に
現われる。 以上のようなデータ多重化回路１３を用いた電
子楽器の詳細は特願昭52−100966号明細書中に開
示されている。この点はこの考案は要部ではない
ので、本明細書ではこの詳細な説明は省略する。 ノートコードＮ１〜Ｎ４の状態と12音階の各音
名Ｃ#〜Ｃとの対応関係の一例を第１表に示す。
ノートコードＮ１〜Ｎ４の値の大小は各音名Ｃ
#〜Ｃの音高順位に対応している。Ｃ#が最低音
であり、Ｃが最高音である。但し、Ｃの値はデー
タ多重化回路１３において“1111”から“1100”
に変換される。。これはデータKC１〜KC４の形
で伝送する際に基準データ“1111”（第２図のタ
イムスロツト「１」参照）と混同することを防ぐ
ためである。 更に、ブロツクコードＢ１〜Ｂ３の内容とオク
ターブ音域との関係の一例を第２表に示す。
に、複数の楽音発生回路を具えた電子楽器におけ
る音色選択回路に関する。 複数の楽音発生回路を具える電子楽器におい
て、各楽音発生回路はそれぞれ独立して所望の音
色の楽音を形成するものであり、かつ個々の楽音
発生回路は複数の音色のうち同時に１つの音色し
か形成し得ないものである場合、個々の楽音発生
回路に対応する音色選択回路において複数の音色
が同時に選択されたとすると不都合が生じる。そ
のため、各音色選択回路に優先選択機能をもたせ
て、同時に複数の音色が選択された場合その中の
最優先の音色を選択し、優先選択された１音色を
対応する楽音発生回路で形成するようにする必要
がある。その場合、個々の音色選択回路に対応し
て（つまり個々の楽音発生回路に対応して）個別
に優先回路を設けると、回路構成が複雑となり、
コストもかかる。 そこで、この考案では、１個の優先回路を複数
の音色選択回路（すなわち複数の楽音発生回路）
で共用し、、回路の簡素化を計るようにしたもの
である。 以下この考案の一実施例を添付図面を参照して
詳細に説明しよう。 第１図において、押鍵検出回路１１は鍵盤１０
で押圧されている鍵を検出し、その押圧鍵を表わ
す情報を発音割当て回路１２に供給する。発音割
当て回路１２は、押圧鍵の発音を特定数の発音チ
ヤンネルのいずれかに割当てるためのものであ
る。 発音割当て回路１２からは各チヤンネルに割当
てられた押圧鍵を表わすキーコードKCが時分割
的に送出される。キーコードKCは12音名Ｃ〜Ｂ
を区別するための４ビツトのノートコードＮ１，
Ｎ２，Ｎ３，Ｎ４とその音名が所属するオクター
プ音域を区別する３ビツトのブロツクコードＢ
１，Ｂ２，Ｂ３とから成る、また、発音割当て回
路１２からは各チヤンネルに割当てられた鍵が押
圧中であるか（“１”）あるいは離鍵されているか
（“０”）を表わす１ビツトの第１キーオン信号
KO１が時分割的に出力され、更に、鍵の押し始
めの僅かな時間だけ“１”となる第２キーオン信
号KO２及び第３キーオン信号KO３が出力さ
れ、更に必要に応じて様々な制御情報類（特に説
明せず）が出力される。例えば、第２キーオン信
号KO２の発生時間幅は約5ms、第３キーオン信
号KO３の発生時間幅は約30ms程度である。これ
らの第２及び第３キーオン信号KO２，KO３は
減衰音の開閉制御のために使用されるもので、
KO２とKO３は音色に応じて使い分けられる。 キーコードKCやキーオン信号KO１〜KO３及
びその他制御情報類はデータ多重化回路１３に供
給され、４ビツトのデータKC１，KC２，KC
３，KO４に多重化される。このようにキー情報
類を少数ビツトのデータKC１，KC４に多重化す
るようにした理由は、発音割当て回路１２側の集
積回路チツプと楽音発生回路側の集積回路チツプ
とを接続する配線数を節約するためである。デー
タ多重化回路１３では、キー情報類を多重化送出
するに先立つて、各チヤンネルのキー情報類の所
在タイムロツトを判別するために使用する基準デ
ータを送出する。基準データはデータKC１，KC
２，KC３，KC４の内容がすべて“１”のデータ
である。 データ多重化回路１３から出力される多重化さ
れたデータKC１〜KC４のタイムスロツトは合計
54であり、基準データ“1111”が発生するタイム
スロツトを「１」として各タイムスロツト「１〜
54」におけるデータKC１〜KC４の状態を第２図
に示す。第２図において、ch１〜ch７は楽音発
生回路１５，１６（第１図）における７つの発音
チヤンネルを表わす。タイムスロツト「４」乃至
「24」が、各チヤンネルch１〜ch７に割当てられ
たデータ類の送出のために使用されている。残り
のタイムスロツトは空白であるとする。各タイム
スロツト「１〜54」は繰返される。 第２図を参照すると、多重データKC１〜KC４
においては１つの発音チヤンネルに関して３つの
タイムスロツトが割当てられていることが判か
る。１つのタイムスロツトを１ビツトタイムとす
ると、３ビツトタイム毎にデータKC１〜KC４の
チヤンネルが切換わる。第２図において、各チヤ
ンネルの最初のタイムスロツト「４」、「７」、
「10」…「22」おいて、第２キーオン信号KO２
が最下位データKC１に、第３キーオン信号KO
３が最上位データKC４に、夫々割当てられるこ
とが示されている。 また、ブロツクコードＢ１〜Ｂ３がデータKC
１〜KC３に割当てられ、第１キーオン信号KO
１がデータKC４に割当てられている。またノー
トコードＮ１〜Ｎ４はデータKC１〜KC４に割当
てられる。そして、ブロツクコードＢ１〜Ｂ３及
び第１キーオン信号KO１はタイムスロツト
「２」、「５」、「８」…「23」に割当てられて、各
チヤンネル（各押圧鍵）のブロツクコードＢ１〜
Ｂ３及び第１キーオン信号KO１は３ビツトタイ
ムおきにデータKC１〜KC４に現われる。また、
ノートコードＮ１〜Ｎ４はタイムスロツト
「３」、「６」…「24」に割当てられており、これ
も３ビツトタイムおきにデータKC１，〜KC４に
現われる。 以上のようなデータ多重化回路１３を用いた電
子楽器の詳細は特願昭52−100966号明細書中に開
示されている。この点はこの考案は要部ではない
ので、本明細書ではこの詳細な説明は省略する。 ノートコードＮ１〜Ｎ４の状態と12音階の各音
名Ｃ#〜Ｃとの対応関係の一例を第１表に示す。
ノートコードＮ１〜Ｎ４の値の大小は各音名Ｃ
#〜Ｃの音高順位に対応している。Ｃ#が最低音
であり、Ｃが最高音である。但し、Ｃの値はデー
タ多重化回路１３において“1111”から“1100”
に変換される。。これはデータKC１〜KC４の形
で伝送する際に基準データ“1111”（第２図のタ
イムスロツト「１」参照）と混同することを防ぐ
ためである。 更に、ブロツクコードＢ１〜Ｂ３の内容とオク
ターブ音域との関係の一例を第２表に示す。
【表】
【表】
データ多重化回路１３から出力された多重デー
タKC１〜KC４は復調回路１７に加わり、該復調
回路１７においてノートコードＮ１〜Ｎ４、ブロ
ツクコードＢ１〜Ｂ３、キーオン信号KO１〜
KO３が別々に取り出される。取り出されたキー
情報類Ｎ１〜Ｎ４，Ｂ１〜Ｂ３，KO１〜KO３
は第１の楽音発生回路１５及び第２の楽音発生回
路１６に供給される。第１及び第２の楽音発生回
路１５，１６は夫々７つの発音チヤンネルを有し
ており、キー情報類Ｎ１〜Ｎ４，Ｂ１〜Ｂ３，
KO１〜KO３にもとづいて各発音チヤンネルに
割当てられている音の楽音信号を発生する。両楽
音発生回路１５，１６から発生された楽音信号は
ミキシングされてサウンドシステム１８に至る。 第１及び第２の楽音発生回路１５，１６は、こ
の実施例では夫々異なる音色の楽音を形成するよ
うになつており、第１の楽音発生回路１５で形成
すべき音色は第１の音色選択スイツチ群１９によ
つて選択され、第２の楽音発生回路１６で形成す
べき音色は第２の音色選択スイツチ群２０によつ
て選択される。この場合、第１の楽音発生回路１
５は持続音系の音色を形成し得るようになつてお
り、説明の便宜上、この楽音発生回路１５を「カ
スタム」ということもある。また第２の楽音発生
回路１６は減衰音系の音色の楽音を発生し得るよ
うになつており、説明の便宜上、この楽音発生回
路１６を「スペシヤル」ということもある。 第１及び第２の音色選択スイツチ群１９，２０
の出力は並列−直列変換回路２１で直列化された
後、優先回路２２に供給される。優先回路２２
は、直列的に入力される両スイツチ群１９，２０
のデータを時分割で優先選択処理する回路であ
り、両スイツチ群１９，２０で夫々選択されてい
る音色のうち夫々１つを優先的に選択する。優先
回路２２を設けた理由は第１及び第２の楽音発生
回路１５，１６を夫々１音色の形成のみが可能な
構成としたためである。優先回路２２で優先選択
されたスイツチ出力データは第１及び第２の音色
制御回路２３，２４に供給される。音色制御回路
２３，２４は、優先回路２２から時分割で供給さ
れる各楽音発生回路１５，１６に対する音色選択
データをラツチし、当該音色形成に必要な音色制
御信号を各楽音発生回路１５，１６に供給する。 次に、第３図、第４図を参照して復調回路１７
とタイミング信号発生回路２５の詳細を説明す
る。 第３図において、データ多重化回路１３から供
給されたデータKC１〜KC４は復調回路１７の遅
延フリツプフロツプ群３０を介して１ビツトタイ
ム遅延される。遅延フリツプフロツプ群３０の各
遅延フリツプフロツプは１ビツトタイム（例えば
１μｓ）の周期をもつ２相のクロツクパルスφ
１，φ２によつて駆動される。遅延フリツプフロ
ツプ群３０から出力されたデータKC１〜KC４は
アンド回路３１に入力されると共に、データKC
１はオア回路３２を経てラツチ回路３４及び遅延
フリツプフロツプ３５に、データKC２はオア回
路３３を経てラツチ回路３４及び遅延フリツプフ
ロツプ３６に、データKC３及びKC４はラツチ回
路３４と遅延フリツプフロツプ３７，３８に、
夫々入力される。 データKC１〜KC４をすべて入力したアンド回
路３１は基準データ“1111”を検出するためのも
のである。遅延フリツプフロツプ群３０から出力
される多重データKC１〜KC４のタイムスロツト
を第４図ａに示す。このタイムスロツトは第２図
のタイムスロツトに対応している。参考のため、
２相クロツクパルスφ１，φ２を第４図ｂに示
す。第２図から明らかなように、多重データKC
１〜KC４のタイムスロツト「１」において基準
データ“1111”が送出されるようになつているの
で、アンド回路３１の出力が“１”となつたとき
がタイムスロツト「１」である。アンド回路３１
の出力“１”は基準パルス信号SY′（第４図ｃ参
照）として、タイミング信号発生回路２５に供給
される。 タイミング信号発生回路２５では、基準パルス
信号SY′の入力にもとづいて以後のタイムスロツ
ト「２」乃至「54」を判断し、３ビツトタイム周
期の制御用クロツクパルス３Y1，φA，φBと、
楽音発生回路１５，１６の各チヤンネルにキー情
報類を分配するための制御パルスSP１〜SP７、
等を発生する。 タイミング信号発生回路２５において、基準パ
ルス信号SY′はオア回路３９を介して遅延フリツ
プフロツプ４０に加わる。遅延フリツプフロツプ
４０の出力は遅延フリツプフロツプ４１に加わ
る。両フリツプフロツプ４０，４１の出力はノア
回路４２を介してオア回路３９に戻される。ま
た、オア回路３９の出力は遅延フリツプフロツプ
４３に入力される。遅延フリツプフロツプ４０，
４１，４３はクロツクパルスφ１，φ２によつて
駆動される。オア回路３９に基準パルス信号
SY′が供給されるタイムスロツト「１」から２ビ
ツトタイム後のタイムスロツト「３」において遅
延フリツプフロツプ４１の出力が“１”となり、
３ビツトタイム後のタイムスロツト「４」におい
て遅延フリツプフロツプ４０，４１の出力が共に
“０”となつてノア回路４２の出力が“１”とな
る。ノア回路４２の出力“１”はオア回路３９に
戻されるので、オア回路３９の出力は３ビツトタ
イム周期で“１”となる。従つて、オア回路３９
の出力である制御パルス３Y1は第４図ｄ、遅延
フリツプフロツプ４３の出力である制御用クロツ
クパルスφAは同図ｅ、遅延フリツプフロツプ４
１の出力である制御用クロツクパルスφBは同図
ｆ、に示すように３ビツトタイム周期で夫々発生
される。 復調回路１７において、ラツチ回路３４はノー
トコードＮ１〜Ｎ４、ブロツクコードＢ１〜Ｂ
３、キーオン信号KO１〜KO３に対応する10個
のラツチ位置を有しており、ラツチ制御（ストロ
ーブ）入力ｓにはアンド回路４４の出力が与えら
れる。アンド回路４４の入力には前記制御用クロ
ツクパルスφB及びクロツクパルスφ２が供給さ
れる。従つて、アンド回路４４からはクロツクパ
ルスφBをそのパルス発生タイムスロツトの前半
（クロツクパルスφ２のパルス幅に対応）でのみ
選択したパルスφB′が得られる。このパルスφ
B′の発生タイミングはパルスφBと同じであり、
パルス幅が異なる。 ラツチ回路３４は、データKC１〜KC４として
３ビツトタイムの間に時分割的に供給される１チ
ヤンネル分のキー情報類Ｎ１〜Ｎ４，Ｂ１〜Ｂ
３，KO１〜KO３をパルスφB′のタイミングで
同時にラツチするためのものである。そのため、
データKC１〜KC４を遅延フリツプフロツプ３５
〜３８，４５，４６で適宜ずらしたものをラツチ
回路３４の各ラツチ位置のデータ入力端Ｄに入力
するようにしている。 第２図と第４図から判るように、パルスφB，
φB′はデータKC１〜KC４としてノートコードＮ
１〜Ｎ４が供給されるタイムスロツト「６」、
「９」「12」…に同期して発生される。そこで、ノ
ートコードＮ１〜Ｎ４の各ビツトに対応するラツ
チ位置には遅延フリツプフロツプ群３０から出力
されたデータKC１〜KC４の各ビツトを直接入力
する。同じチヤンネルのブロツクコードＢ１〜Ｂ
３及び第１キーオン信号KO１はノートコードＮ
１〜Ｎ４の１ビツトタイム前のタイムスロツトに
おいてデータKC１〜KC４の形で供給される。そ
こで、データKC１〜KC４の各ビツトを遅延フリ
ツプフロツプ３５，３６，３７，３８で１ビツト
タイム遅延したものを、ブロツクコードＢ１〜Ｂ
３及び第１キーオン信号KO１に夫々対応するラ
ツチ位置に入力する。また、同じチヤンネルの第
２及び第３キーオン信号KO２，KO３はブロツ
クコードＢ１〜Ｂ３の１ビツト前のタイムスロツ
トにおいてデータKC１，KC４の形で供給され
る。従つて、遅延フリツプフロツプ３５，３８で
遅延したデータKC１，KC４を遅延フリツプフロ
ツプ４５，４６で更に１ビツトタイム遅延したも
のを、第２キーオン信号KO２及び第３キーオン
信号KO３に対応するラツチ位置に入力する。 従つて、ラツチ制御パルスφB′が発生したと
き、ラツチ回路３４のデータ入力側には同じチヤ
ンネルのノートコードＮ１〜Ｎ４、ブロツクコー
ドＢ１〜Ｂ３、キーオン信号KO１〜KO３が同
時に供給されているので、これらキー情報類Ｎ１
〜Ｎ４，Ｂ１〜Ｂ３，KO１〜KO３が同時にラ
ツチされる。ラツチ回路３４の記憶内容はラツチ
制御パルスφB′に従つて３ビツトタイム毎に書替
えられる。データKC１〜KC４のチヤンネルも３
ビツトタイム毎に変化する（第２図参照）ので、
ラツチ回路３４の記憶内容は３ビツトタイム毎に
逐次別のチヤンネルのキー情報類Ｎ１〜Ｎ４，Ｂ
１〜Ｂ３，KO１〜KO３に書替えられる。 第２図に示した各タイムスロツト「１」〜
「54」におけるデータKC１〜KC４の状態を簡略
化して第４図ｇに示す。同図でch１〜ch７はチ
ヤンネルを表わす。第４図ｈは各タイムスロツト
においてラツチ回路３４から出力されるキー情報
類Ｎ１〜KO３が割当てられているチヤンネルを
示したものである。例えば、タイムスロツト
「６」において発生されたラツチ制御パルスφB′
によつてチヤンネルch１に割当てられている押
圧鍵のキー情報類Ｎ１〜Ｎ４，Ｂ１〜Ｂ３，KO
１，KO３がラツチ回路３４に読み込まれ、これ
がタイムスロツト「６」から「８」までの間、該
ラツチ回路３４から出力され続ける。次のタイム
スロツト「９」において発生されたラツチ制御パ
ルスφB′によつてチヤンネルch２に割当てられ
ている押圧鍵のキー情報類Ｎ１〜Ｎ４，Ｂ１〜Ｂ
３，KO１，KO３がラツチ回路３４に読み込ま
れ、タイムスロツト「９」から「11」までの間、
該ラツチ回路３４から出力され続ける。以後、第
４図ｈに示す通りに、ラツチ回路３４から出力さ
れるキー情報類Ｎ１〜Ｂ３，KO１〜KO３のチ
ヤンネルが変化する。 復調回路１７において、遅延フリツプフロツプ
３５〜３８の前段階に設けられているオア回路３
２，３３，アンド回路４７、インバータ４８，４
９から成る回路は、Ｃ音のノートコードＮ１〜Ｎ
４を本来の値“1111”に戻すための回路である。
前述のように、基準データ“1111”との混同を避
けるためにＣ音のノートコードＮ４〜Ｎ１は
“1100”という値に変更されて供給されるので、
下位のデータKC１及びKC２をインバータ４８及
び４９で反転した信号及び上位のデータKC３，
KC４を５入力型のアンド回路４７に入力し、Ｃ
音の変更コード“1100”が到来したことを該アン
ド回路４７で検出する。このアンド回路４７の残
りの入力には前記パルスφBが加わつており、ノ
ートコードＮ１〜Ｎ４が供給されるタイムスロツ
トにおいてのみ上述の検出動作が可能になるよう
になつている。Ｃ音の変更コード“1100”が検出
されると、アンド回路４７の出力は“１”とな
り、これがオア回路３２，３３を経由してラツチ
回路３４のノートコードＮ１，Ｎ２に対応するラ
ツチ位置に入力される。 第３図のタイミング信号発生回路２５におい
て、ラツチ回路５０のデータ入力Ｄには基準パル
スSY′が加わる。アンド回路５１にはオア回路３
９から発生されるパルス３Y1（第４図ｄ）と、
クロツクパルスφ２が入力される。このアンド回
路５１の出力が、ラツチ回路５０のストローブ入
力Ｓに与えられる。従つて、ラツチ回路５０の記
憶内容は、パルス３Y1が発生するタイムスロツ
ト「１」、「４」「７」・・・毎に（３ビツトタイム
毎に）書換えられる。従つて、ラツチ回路５０に
はタイムスロツト「１」「２」「３」の間“１”が
記憶される。 ラツチ回路５０の出力は、２相クロツクパルス
φA，φBによつて駆動される遅延フリツプフロツ
プ５２で３ビツトタイム遅延され、信号CL１
（第４図ｉ参照）が得られる。信号CL１はチヤン
ネルch１のデータ送出タイミングの直前に発生
される。 信号CL１はシフトレジスタ５３及びフリツプ
フロツプ５４のセツト入力ｓに入力される。シフ
トレジスタ５３は７ステージ／１ビツトであり、
２相クロツクパルスφA，φBによつて３ビツトタ
イム毎に駆動される。シフトレジスタ５３の各ス
テージの出力はアンド回路群５５にてクロツクパ
ルスφAのタイミングでゲートされる。このアン
ド回路群５５の出力が制御パルスSP１〜SP７で
ある。各制御パルスSP１〜SP７の発生タイミン
グを第４図ｊに示す。各制御パルスSP１〜SP７
は各チヤンネルch１〜ch７のキー情報類Ｎ１〜
Ｎ４，Ｂ１〜Ｂ３，KO１〜KO３の送出タイミ
ングに一致していることが第４図ｈ，ｊから判
る。 フリツプフロツプ５４のリセツト入力Ｒにはシ
フトレジスタ５３の最終ステージの出力が加わ
る。フリツプフロツプ５４の出力Ｑは、クロツク
パルスφA，φBによつて駆動される遅延フリツプ
フロツプ５６に加えられ、該遅延フリツプフロツ
プ５６からデータ送出期間を表わす信号SPTが得
られる。第４図ｋに示すように信号SPTは各チヤ
ンネルch１〜ch７のデータ送出タイミング（第
４図ｈ）に一致して発生する。 次に、第５図乃至第７図を参照して音色選択の
詳細を説明する。 第５図において、第１の音色選択スイツチ群１
９は９個のスイツチを並列に具えている。各スイ
ツチによつて選択される音色、つまりカスタム系
の音色（第１の楽音発生回路１５で発生可能な音
色）は、女性音声（HVF）、男性音声（HVM）、
アコーデイオン（AC）、フアニー（FUN）、トラ
ンペツト（TP）、クラリネツト（CLN）、サツク
ス（SX）、トロンボーン（TB）、ピツコロ
（PC）、の９種類である。第２の音色選択スイツ
チ群２０は７個の音色選択用スイツチとダンパス
イツチ５７を並列に具えている。各スイツチによ
つて選択される音色、つまりスペシヤル系の音色
（第２の楽音発生回路１６で発生可能な音色）は
マリンバ（MR）、マンドリン（MD）、バンジヨ
ー（BJ）、エレキギター（EG）、ジヤズギター
（JG）、ハープシコード（HC）、ピアノ（PIA）、
の７種類である。 並列−直列変換回路２１は、10ステージ／１ビ
ツトの並列入力直列シフト型シフトレジスタ５
８、５９を具えている。シフトレジスタ５８の第
１ステージＳ１から第９ステージＳ９には第１の
音色選択スイツチ群１９の各音色選択出力PC〜
HVFが夫々入力される。シフトレジスタ５９の
第２のステージＳ２から第８ステージＳ８には第
２の音色選択スイツチ群２０の各音色選択出力Ｐ
１Ａ〜MRが入力され、第９ステージＳ９にはダ
ンパスイツチ５７の出力DAMPが入力される。シ
フトレジスタ５９の第10ステージ（最終ステー
ジ）Ｓ１０の出力がシフトレジスタ５８の第１ス
テージＳ１に入力され、シフトレジスタ５８の第
10ステージ（最終ステージ）Ｓ１０の出力が
第６図に詳細を示す優先回路２２に供給される。 シフトレジスタ５８及び５９は最終ステージＳ
１０のみ詳細を示したが、他のステージＳ１〜Ｓ
９も同一構成である。つまり、スイツチ群１９，
２０から供給されるスイツチ出力は各ステージの
並列データ入力端子に加わり、アンド回路ｂに入
力される。ロード制御ライン６０，６１に信号
“１”が与えられるとアンド回路ｂが導通し、ス
イツチ出力をオア回路ｃを介して各ステージの遅
延フリツプフロツプｄに並列的に読み込む。ロー
ド制御ライン６０，６１の信号をインバータ６
２，６３で反転した信号がシフト可能制御ライン
６４，６５に与えられている。このライン６４，
６５の信号が“１”のとき、アンド回路ｅが導通
し、手前のステージに保持されているデータを自
己のステージの遅延フリツプフロツプｄにシフト
する。このシフトは遅延フリツプフロツプｄの駆
動パルスであるクロツクパルスφ１，φ２に従つ
て行なわれる。 ロード制御ライン６０，６１にはパルスを
インバータ６６，６７で反転した信号SYが与え
られる。このパルスSYはタイムスロツト「53」
（第４図ａ参照）毎に54μｓ周期で発生する。 シフトレジスタ５９の出力はインバータ６８で
反転されてシフトレジスタ５８に加わり、そこで
インバータ６９で再び反転されて第１ステージＳ
１に加わる。シフトレジスタ５８の出力はインバ
ータ７０で反転され、スイツチ出力の直列データ
として出力される。 データに現われる音色選択信号等の順序は
第７図ｃに示す通りであり、パルスSYから数え
て２番目のタイムスロツトからカスタム系の音色
選択信号乃至が順次現われ、次にスペシ
ヤル系の信号，乃至が順次現われ
る。 第６図に示す優先回路２２は、第５図の並列−
直列変換回路２１から供給される直列データ
の中からカスタム系及びスペシヤル系における最
先の音色選択信号を夫々優先的に選択する。第６
図において、直列データはインバータ９０で
反転され、遅延フリツプフロツプ９１，９２で２
ビツトタイム遅延される。遅延フリツプフロツプ
９２から出力された直列データSO′はアンド回路
９３及び９４に加わる。データSO′は第７図ｄに
示すようにデータよりも２ビツトタイム遅れ
ており、インバータ９０によつて反転されている
ので有効レベルは“１”となつている。 カスタム系またはスペシヤル系の音色選択信号
HVF乃至PCまたはMR乃至PIAのうち最先の信号
がアンド回路９３を通過して音色制御回路２３ま
たは２４に至る。最先の音色選択信号はアンド回
路９４、オア回路９５を介して遅延フリツプフロ
ツプ９６に記憶され、アンド回路９７を介して自
己保持される。遅延フリツプフロツプ９６に
“１”が記憶されると、インバータ９８を介して
アンド回路９３が不動作となり、以後の音色選択
信号の通過を禁止する。こうして、カスタム系及
びスペシヤル系において単一の音色選択信号のみ
が夫々優先的に選択される。 遅延フリツプフロツプ９６の記憶を制御するた
めの信号が第１の音色制御回路２３（第６
図）のノア回路９９からアンド回路９４，９７に
供給される。第１の音色制御回路２３において、
並列−直列変換回路２１（第５図）で使用したパ
ルスがインバータ１００を介して遅延フリツ
プフロツプ１０１，１０２を経由し、パルス
SY′が得られる。このパルスSY′が10ステージ／
１ビツトのシフトレジスタ１０３及びノア回路９
９に入力される。シフトレジスタ１０３の最終ス
テージＳ１０の出力は第２の音色制御回路２４の
11ステージ／１ビツトのシフトレジスタ１０４に
入力される。両シフトレジスタ１０３，１０４は
クロツクパルスφ１，φ２によつて駆動される。
シフトレジスタ１０３の第１ステージＳ１と第10
ステージＳ１０の出力、及びシフトレジスタ１０
４の第１ステージＳ１と第２ステージＳ２の出力
がノア回路９９に入力される。 信号“１”がシフトレジスタ１０３及び１０４
の各ステージＳ１〜Ｓ１０，Ｓ１〜Ｓ１１から発
生されるタイミングを第７図ｅに示す。パルス
SY′はパルスSYの２ビツトタイム後に発生するの
で、シフトレジスタ１０３の第１ステージＳ１か
らはパルスSYの３ビツトタイム後に信号“１”
が発生する。ノア回路９９の出力の状態を
第７図ｆに示す。 パルスSY′が発生した１ビツトタイム後にシフ
トレジスタ１０３の第１ステージＳ１から信号
“１”が出力され、信号が“０”となる。こ
れにより遅延フリツプフロツプ９６に“０”が読
み込まれ、１ビツトタイム後にインバータ９８の
出力ENBが“１”となる（第７図ｇ参照）。従つ
て、アンド回路９３が動作可能となり、カスタム
系音色選択信号の最初の信号HVFがアンド回路
９３を通過する。そのときシフトレジスタ１０３
では第２ステージＳ２に信号“１”がシフトされ
てきている。従つて、ノア回路９９の出力
は“１”であり、アンド回路９４及び９７が動作
可能となる。従つて、優先順位第１位の信号
HVFがアンド回路９４を介して遅延フリツプフ
ロツプ９６に読み込まれる。ここで、信号HVF
が“１”（つまり女性音声の音色が選択されてい
る）であれば、１ビツトタイム後に信号ENBが
“０”となり、以後の音色選択信号HVM乃至PC
がアンド回路９３で阻止される。一方、信号
HVFが“０”（女性音声の音色が選択されていな
い）であれば、信号ENBは“１”を維持し、優
先順位第２位の信号HVMがアンド回路９３を通
過する。 こうして、順次与えられるカスタム系の音色選
択信号HVF乃至PCの中で、最先の“１”が現わ
れるまで信号ENBが“１”を維持しアンド回路
９３が動作可能となつている。そして、最先の
“１”が現われると、遅延フリツプフロツプ９６
に“１”が記憶され、信号ENBが“０”に反転
され、それ以後の信号（…PC）が阻止される。
これにより、カスタム系で選択されている音色の
うち単一の音色の信号（HVF乃至PCのうち１
つ）が優先回路２２で選択される。 シフトレジスタ１０３の第10ステージＳ１０ま
で信号“１”がシフトされると、ノア回路９９の
出力が“０”に変わり、遅延フリツプフロ
ツプ９６の記憶がクリアされる。その１ビツトタ
イム後に第７図ｇに示すように信号ENBが
“１”となる。信号“１”がシフトレジスタ１０
４の第１ステージＳ１及び第２ステージＳ２にシ
フトされてきたときも信号は“０”であ
り、ダンパ信号DAMP及びスペシヤル系音色の優
先順位第１位の音色選択信号MRがアンド回路９
３を通過する。以後信号は“１”に反転す
るため、前述と同様に、スペシヤル系で選択され
ている音色のうち最優先の単一の音色の信号
（MR乃至PIAのうち１つ）が優先回路２２で選択
される。 アンド回路９３の出力（すなわち優先回路２２
の出力）は、第１の音色制御回路２３のラツチ回
路１０５及び第２の音色制御回路２４のラツチ回
路１０６のデータ入力Ｄに夫々入力される。第６
図において、ラツチ回路１０５は９個のラツチ位
置Ｐ１〜Ｐ９を有し、Ｐ１〜Ｐ７のストローブ入
力Ｓにはシフトレジスタ１０３の第１ステージＳ
１から第７ステージＳ７の出力がゲート部１０７
を介して与えられる。また、位置Ｐ８，Ｐ９のス
トローブ入力Ｓにはシフトレジスタ１０３の第９
ステージＳ９及び第10ステージＳ１０の出力がゲ
ート部１０７を介して与えられる。ゲート部１０
７の他の入力にはクロツクパルスφ２が供給され
る。従つて、シフトレジスタ１０３の出力はタイ
ムスロツトの前半でゲート部１０７を通過し、ス
トローブパルスとなる。 ラツチ回路１０６は８個のラツチ位置Ｐ１〜Ｐ
８を有しており、Ｐ１〜Ｐ６のストローブ入力Ｓ
にはシフトレジスタ１０４の第１ステージＳ１か
らＳ６の出力がゲート部１０８を介して与えられ
る。位置Ｐ７，Ｐ８のストローブ入力Ｓにはシフ
トレジスタ１０４の第８ステージＳ８及び第９ス
テージＳ９の出力がゲート部１０８を介して与え
られる。ゲート部１０８の他の入力にはクロツク
パルスφ２が与えられる。 シフトレジスタ１０３及び１０４の各ステージ
Ｓ１〜Ｓ１０，Ｓ１〜Ｓ１１における信号“１”
の遷移は第７図ｅに示した通りである。従つて、
ラツチ回路１０５のラツチ位置Ｐ２〜Ｐ７にはカ
スタム系の音色選択信号HVF乃至CLN（但し、
優先選択されたもののみ）がラツチされ、位置Ｐ
８，Ｐ９には音色選択信号TB，PC（但し、優先
選択されたもののみ）がラツチされる。シフトレ
ジスタ１０３の第８ステージS8に“１”がシフ
トされたとき、データSO′にはサツクスの音色選
択信号SXが現われる。そのため、この信号SX
は、優先回路２２で選択されたとしても、ラツチ
回路１０５でラツチされない。その代わりに、ラ
ツチ回路１０５の位置Ｐ２乃至Ｐ９の出力がノア
回路１０９に供給され、このノア回路１０９の出
力がサツクス選択信号SXとして利用される。す
なわち、サツクス以外の音色HVF，HVM，
AC，FUN，TP，CLN，TB，PCのどれもが選択
されていない場合、実際にサツクス音色が選択さ
れていようといまいと、サツクス音色（SX）が
選択されているものとして処理される。つまり、
第１の音色選択スイツチ群１９（第５図）で音色
が全く選択されていない場合、サツクス（SX）
を標準音色として第１の楽音発生回路１５（第１
図）が制御される。これは、第１の楽音発生回路
１５内における音色制御用の電圧制御型フイルタ
のカツトオフ周波数をサツクス音色（SX）の位
置に設定しておくためである。サツクス音色
（SX）は音色群（HVF〜PC）のうちカツトオフ
周波数がそれらの中央付近に位置するものであ
り、上記電圧制御型フイルタのカツトオフ周波数
を中央付近に設定しておくことにより、音色選択
スイツチ群１９で任意のスイツチを投入したとき
にカツトオフ周波数が急激に移動することを防
ぎ、クリツク音の発生を防止している。 シフトレジスタ１０４の第２ステージＳ２に信
号“１”がシフトされるタイミングと、データ
SO′として現われたダンパ信号DAMPがアンド回
路９３を通過してラツチ回路１０６のデータ入力
Ｄに加わるタイミングは一致しているので、該信
号DAMPはラツチ回路１０６の位置Ｐ２にラツチ
される。ラツチ回路１０６の位置Ｐ３〜Ｐ６には
スペシヤル系の音色選択信号MR乃至EG（但
し、優先選択されたもののみ）がラツチされ、位
置Ｐ７，Ｐ８には音色選択信号HC，PIAがラツ
チされる（但し、優先選択されたものに限る。 シフトレジスタ１０４の第７ステージＳ７に
“１”がシフトされたとき、データSO′にはジヤ
ズギターの音色選択信号JGが現われるが、のス
テージＳ７の出力はラツチ回路１０６のストロー
ブ信号とはならない。そのため、この信号JG
は、優先回路２２で選択されたとしても、ラツチ
回路１０６でラツチされない。その代わりに、ラ
ツチ回路１０６の位置Ｐ３〜Ｐ８の出力がノア回
路１１０に供給され、このノア回路１１０の出力
がジヤズギター選択信号JGとして利用される。
前述のサツクス信号SXと同様の理由で、第２の
楽音発生回路１６ではジヤズギター（JG）を標
準音色としている。 ラツチ回路１０５の位置Ｐ２乃至Ｐ９から出力
される音色選択信号HVF，HVM，AC，FUN，
TP，CLN，TB，PC及びノア回路１０９から出
力される信号SXは音色制御信号ROM（リードオ
ンリイメモリの略）１１１に入力される。これら
の信号HVF乃至PCは優先回路２２で選択された
１つだけ（またはノア回路１０９の出力）が
“１”となつている。同様に、ラツチ回路１０６
の位置Ｐ２乃至Ｐ８から出力される音色選択信号
MR，MD，BJ，EG，HC，PIA及びノア回路１
１０から出力される信号JGは音色制御信号ROM
１１２に入力される。ROM１１２の入力信号MR
乃至PIAも、優先回路２２で選択された１つだけ
（またはノア回路１１０の出力）が“１”となつ
ている。 ROM１１１は、選択された音色（HVF〜PC）
に応じてカスタム用の音色制御信号５０DC乃至
４′Ｃを発生する。入力（HVF〜PC）と出力
（50DC〜4′C）の論理式は下記の通りである。 50DC＝AC＋TP＋CLN＋SX＋TB 120A＝HVF＋HVM 80A＝TP＋SX 50A＝FUN＋CLN＋TB 30A＝PC WS11＝＋＋ WS12＝＋ WS13＝＋ 8′C＝HVF＋AC＋FUN＋TP＋CLN 4′C＝PC ROM１１２は、選択された音色（MR〜PIA）
に応じてスペシヤル用の音色制御信号３０DS〜
８′Ｓを発生する。ROM１１２の入力と出力との
論理式は下記の通りである。 30DS＝MR＋MD＋BJ＋JG 500DS＝MR＋MD＋BJ K3S＝EG＋PIA WS21＝MD＋HC＋PIA WS22＝MR＋EG＋JG WS23＝＋ 8′S＝MR＋MD＋HC ラツチ回路１０５にラツチされた音色選択信号
HVF乃至PCとROM１１１から発生される音色制
御信号５０DC乃至４′Ｃは第１の楽音発生回路１
５に供給される。ラツチ回路１０６にラツチされ
た音色選択信号MR乃至PIA及びダンパ信号
DAMPとROM１１２から発生される音色制御信
号３０DS乃至８′Ｓは第２の楽音発生回路１６に
供給される。音色制御信号５０DC乃至４′Ｃ及び
３０DS乃至８′Ｃのうち、５０DC、１２０Ａ，
８０Ａ，５０Ａ，３０Ａ及び３０DS，５００
DS，Ｋ３Ｓは楽音の振幅エンベロープ形成のた
めに利用される。音色制御信号WS１１，WS１
２，WS１３及びWS２１，WS２２，WS２３は
音源波形の選択に使用される。音色制御信号８′
Ｃ，４′Ｃ及び８′Ｓは楽音信号のフイート制御の
ために使用される。音色選択信号HVF乃至PC及
びMR乃至PIAは音色フイルタのカツトオフ周波
数制御に使用される。 次に、第８図を参照して楽音発生回路１５，１
６の一例について説明する。 第１の楽音発生回路１５と第２の楽音発生回路
１６はほぼ同一構成であるので、同一図面（第８
図）を用いて説明する。尚、第８図において第２
の楽音発生回路１６に関係する符号は括弧で示し
てある。楽音発生回路１５，１６は各チヤンネル
ch１〜ch７に対応する楽音発生部７１−１乃至
７１−７を具えている。チヤンネルch１に対応
する楽音発生部７１−１のみ詳細を示したが、他
も同一構成である。 第３図のラツチ回路３４から供給されるノート
コードＮ１〜Ｎ４はラツチ回路７２のデータ入力
Ｄに、ブロツクコードＢ１〜Ｂ３はオクターブ変
換回路７４を介してラツチ回路７３のデータ入力
Ｄに加えられる。第１の楽音発生回路１５のオク
ターブ変換回路７４には第１の音色制御回路２３
（第６図）からフイート制御の信号８′Ｃ，４′Ｃ
が供給される。第２の楽音発生回路１６のオクタ
ーブ変換回路７４には第２の音色制御回路２４
（第６図）からフイート制御用の信号８′Ｓが供給
される。オクターブ変換回路７４は、入力された
フイート制御信号８′Ｃ，４′Ｃ，８′Ｓに応じて
ブロツクコードＢ１〜Ｂ３の値を変換し、オクタ
ーブ音域を変更する。 各チヤンネルch１〜ch７のラツチ回路７２，
７３のストローブ入力Ｓには、個々のチヤンネル
に対応する制御パルスSP１〜SP７が供給され
る。第４図ｈ，ｊに示すように各制御パルスSP
１〜SP７は各チヤンネルch１〜ch７のノートコ
ードＮ１〜Ｎ４、ブロツクコードＢ１〜Ｂ３の送
出タイミングに対応して発生するので、各チヤン
ネルch１〜ch７に関するノートコードＮ１〜Ｎ
４及びブロツクコードＢ１〜Ｂ３は自己のチヤン
ネルに対応する各ラツチ回路７２，７３に分配さ
れ、そこでラツチされて持続信号化される。 ノートセレクタ７５では、ノートクロツク発生
器２６（第１図）から供給される各音名Ｃ〜Ｂの
ノートクロツクの中からラツチ回路７２にラツチ
されているノートコードＮ１〜Ｎ４に対応する単
一のノートクロツク（すなわちチヤンネルch１
に割当てられた鍵の音名に対応するノートクロツ
ク）を選択し、カウンタ７６に供給する。カウン
タ７６はノートセレクタ７５から与えられるノー
トクロツクをカウントし、複数ビツトのカウント
値信号をオクターブセレクタ７７に供給する。カ
クターブセレクタ７７は、カウンタ７６から与え
られるカウント値信号の２進ビツト位置を、ラツ
チ回路７３にラツチされているブロツクコードＢ
１〜Ｂ３の値に応じてシフトし、アドレス信号
ADを発生する。アドレス信号ADは波形メモリ７
８，７９，８０に記憶した音源波形の順次サンプ
ル点振幅を読み出すために使用される。 波形メモリ７８は鋸歯状波、波形メモリ７９は
三角波、波形メモリ８０は方形波、を夫々記憶し
ており、アドレス信号ADに応じて読み出される
各音源波形信号がエンベロープ発生器８１から供
給されるエンベロープ波形信号によつて振幅変調
されるようになつている。波形メモリ７８〜８０
としては、例えば、波形各サンプル点振幅に対応
して分圧比が設定された抵抗分圧回路と各分圧点
の電圧をとり出すゲート部とから成る構成を用い
る。第１の楽音発生回路１５のエンベロープ発生
器８１にはラツチ回路３４（第３図）からの第１
キーオン信号KO1と第１の音色制御回路２３の
ROM１１１（第６図）からのエンベロープ制御
用信号５０DC，１２０Ａ，８０Ａ，５０Ａ，３
０Ａが供給される。第２の楽音発生回路１６のエ
ンベロープ発生器８１′にはラツチ回路３４（第
３図）からのキーオン信号KO１，KO２，KO３
と第２の音色制御回路２４のROM１１２（第６
図）からのエンベロープ制御用信号３０DS，５
００DS，Ｋ３Ｓ及びラツチ回路１０６からのダ
ンパ信号DAMPが供給される。 波形メモリ７８〜８０の出力は波形セレクタ８
２に入力される。第１の楽音発生回路１５の波形
セレクタ８２には第１の音色制御回路２３の
ROM１１１（第６図）からの波形選択用制御信
号WS１１，WS１２，WS１３が供給される。第
２の楽音発生回路１６の波形セレクタ８２には第
２の音色制御回路２４のROM１１２（第６図）
からの波形選択用制御信号WS２１，WS２２，
WS２３が供給される。制御信号WS１１〜WS１
３（あるいはWS２１〜WS２３）の組合せにも
とづいて、波形メモリ７８〜８０から与えられる
鋸歯状波、三角波、方形波の１または複数が適宜
選択される。各チヤンネルch１〜ch７の波形セ
レクタ８２の出力はミキシングされて、音色回路
８３に至る。第１の楽音発生回路１５の音色回路
８３の制御入力には、第１の音色制御回路２３の
ラツチ回路１０５（第６図）から音色選択信号
HVF〜PCが供給される。第２の楽音発生回路１
６の音色回路８３の制御入力には、第２の音色制
御回路２４のラツチ回路１０６（第６図）から音
色選択信号MR〜PIAが供給される。音色回路８
３は電圧制御型フイルタ等を含んでおり、音色選
択信号HVF〜PC（またはMR〜PIA）、すなわち
音色選択スイツチ群１９（または２０）の選択に
応じてカツトオフ周波数等を制御し、楽音信号に
音色をつける。 第９図は第１の楽音発生回路１５のエンベロー
プ発生器８１の一例を示す図で、持続音系のエン
ベロープ波形を発生する。第１キーオン信号KO
１がラツチ回路１１３のデータ入力Ｄに入力さ
れ、ラツチ回路１１３のストローブ入力Ｓには当
該チヤンネル（例えばch１）に対応する制御パ
ルスSP１が入力される。従つて、当該チヤンネ
ルch１に割当てられた鍵の第１キーオン信号KO
１がラツチ回路１１３にラツチされる。ラツチ回
路１１３の出力は電界効果トランジスタ（以下
FETという）１１４のゲートに加わると共に、
インバータ１１５を介してFET１１６のゲート
に加わる。前述のように第１キーオン信号KO１
は鍵の押圧に対応して“１”となるので、当該チ
ヤンネルch１に割当てられた鍵が押圧されてい
る間FET１１４は持続的に導通し、離鍵される
とFET１１４は不導通となつてFET１１６が導
通する。 電圧＋ＶとFET１１４との間にアタツク用抵
抗ｒ１〜ｒ５が設けられ、FET１１４の出力は
コンデンサ１２１に加えられる。コンデンサ１２
１とFET１１６との間にデイケイ用抵抗ｒ６〜
ｒ８が設けられている。コンデンサ１２１の端子
間電圧がエンベロープ波形信号として波形メモリ
７８，７９，８０に供給される。 ROM１１１（第６図）から与えられる音色制
御信号１２０Ａ，８０Ａ，５０，３０Ａによつて
ゲート制御されるFET１１７，１１８，１１
９，１２０はアタツク用抵抗ｒ１〜ｒ５を切換え
るためのものである。例えば、ピツコロ（PC）
の音色が選択されている場合、信号３０Ａが
“１”となり、FET１２０が導通し、抵抗ｒ２〜
ｒ５の間が短絡され、アタツク抵抗はｒ１のみと
なり、エンベロープ波形のアタツク時間は最も短
くなる。また、信号１２０Ａ，８０Ａ，５０Ａ，
３０Ａが発生しない音色であるアコーデイオン
AC（第６図参照）が選択されている場合は、
FET１１７〜１２０がすべてオフであり、アタ
ツク抵抗はｒ１〜ｒ５の直列抵抗となり、アタツ
ク時間は最長となる。鍵の押圧によつて信号KO
１が“１”に立上ると、FET１１４が導通し、
FET１１７〜１２０によつて選択されたアタツ
ク用抵抗ｒ１〜ｒ５を介して電圧（＋Ｖ）がコン
デンサ１２１に充電される。このコンデンサ１２
１の充電時の立上り波形によつてエンベロープの
アタツク波形が得られる。アタツク波形以後はコ
ンデンサ１２１の端子間電圧は＋Ｖに維持され、
持続音のためのエンベロープ波形が得られる。 離鍵によつてFET１１４が不導通となり、
FET１１６が導通すると、デイケイ用抵抗ｒ
６，ｒ７，ｒ８を介してコンデンサ１２１が放電
される。デイケイ時間の長短はFET１２２，１
２３のオン、オフによつて制御される。 FET１２２のゲートにはROM１１１（第６
図）からの音色制御信号５０DCが入力されてお
り、アコーデイオン等の音色AC，TP，CLN，
SX，TBの場合にFET１２２が導通し、抵抗ｒ７
とｒ８がデイケイ用抵抗となる。FET１２３の
ゲートには音色制御信号１２０Ａが入力されてお
り、女性音声（HVF）あるいは男性音声
（HVM）の場合にFET１２３が導通し、抵抗ｒ
８がデイケイ用抵抗となる。上記以外の音色
FUN，PCの場合は、FET１２２，１２３が共に
オフであり、抵抗ｒ６，ｒ７，ｒ８がデイケイ用
抵抗となる。 第１０図は第２の楽音発生回路１６のエンベロ
ープ発生器８１′の一例を示す図で、減衰音系の
エンベロープ波形を発生する。コンデンサ１２４
の端子間電圧がエンベロープ波形信号として波形
メモリ７８，７９，８０に供給される。ラツチ回
路１２５の出力が“１”のときFET１２６が導
通し、アタツク用抵抗ｒ９（例えば0.14kΩ程
度）を介して電圧＋Ｖがコンデンサ１２４に充電
される。後述のようにラツチ回路１２５には、第
２キーオン信号KO２あるいは第３キーオン信号
KO３等、音の出し始めの短い時間の間だけ
“１”となる信号がラツチされる。ラツチ回路１
２５の出力が“０”となると、FET１２６はオ
フし、コンデンサ１２４の放電が開始する。放電
回路は、波形メモリ７８，７９，８０（第８図）
内の抵抗回路、あるいは抵抗ｒ１０とFET１２
７の回路、あるいは抵抗ｒ１１，ｒ１２とFET
１２８，１２９の回路によつて形成される。アタ
ツクの直後から生じる緩やかな減衰カーブ（サス
テイン）は、波形メモリ７８〜８０内の抵抗回路
あるいは抵抗ｒ１０とFET１２７を通る放電回
路によつて形成される。抵抗ｒ１１，ｒ１２と
FET１２８，１２９の回路は、離鍵後に音を急
速に消滅させるために用いられる。 FET１２７のゲートには第６図のROM１１２
から制御信号５００DSが供給される。従つて、
音色MR，MD，BJが選択されている場合にFET
１２７が導通し、抵抗ｒ１０を介してコンデンサ
１２４が放電される。ｒ１０は例えば37kΩ程度
であり、これによつて得られるサステイン時間は
比較的短かい。信号５００DSが“０”のときつ
まり音色EG，JG，HC，PIAのとき、FET１２
７はオフして、コンデンサ１２４は専ら波形メモ
リ７８〜８０内の抵抗回路を通つて放電される。
この抵抗回路の全抵抗値はｒ１０よりもはるかに
大きい。従つて、これによつて得られるサステイ
ン時間は比較的長い。 以上のようにして、コンデンサ１２４からは発
音開始と同時に急峻に立上つて、その直後から緩
やかに減衰する減衰音系（パーカツシブ系）のエ
ンベロープ波形が得られる。音をすばやく消す場
合は、後述のようにラツチ回路１３０に信号が
“１”ラツチされ、FET１２９がオンする。FET
１２８がオフのときは抵抗ｒ１１，ｒ１２を介し
てコンデンサ１２４は急速に放電され、エンベロ
ープ波形が急速に消滅する。音色MR，MD，
BJ，JGの場合はROM１１２（第６図）から与え
られる信号３０DSが“１”となり、FET１２８
が導通する。その場合、コンデンサ１２４の電荷
はFET１２８，ｒ１２，FET１２９を介して瞬
時に放電される。例えば、抵抗ｒ１１は9.1kΩ，
ｒ１２は1.3kΩ程度である。 第６図のROM１１２からの制御信号Ｋ３Ｓが
アンド回路１３１、ノア回路１３２に、制御信号
５００DSがアンド回路１３３，１３４に、ダン
パ信号DAMPがアンド回路１３５に、夫々入力さ
れる。また、制御信号５００DSはインバータ１
３６を介してアンド回路１３５に加わり、更にノ
ア回路１３２を介してアンド回路１３７に加わ
る。第３図のラツチ回路３４から供給される第１
キーオン信号KO１はアンド回路１３３，１３８
に、第２キーオン信号KO２はアンド回路１３７
に、第３キーオン信号KO３はアンド回路１３１
に、夫々入力される。更に、第１キーオン信号
KO１はインバータ１３９を介してアンド回路１
３５に入力される。 エレキギター（EG）またはピアノ（PLA）の
音色が選択されているとき、制御信号Ｋ３Ｓが発
生され、第３キーオン信号KO３がアンド回路１
３１で選択され、オア回路１４０を介してラツチ
回路１２５にラツチされる。この場合は、アタツ
ク用のFET１２６は第３キーオン信号KO３が発
生している間導通する。ジヤズギター（JG）ま
たはハープシコード（HC）が選択されていると
き、制御信号Ｋ３Ｓと５００DSは発生されず、
ノア回路１３２の出力が“１”となる。この場合
は、第２キーオン信号KO２がアンド回路１３７
で選択され、ラツチ回路１２５にラツチされる。 アンド回路１３３の残りの入力にはリビート用
発振器１４１から繰返し発生されるリピート用キ
ーオン信号RKOが与えられる。マリンバ
（MR）、マンドリン（MD）またはバンジヨー
（BJ）が選択されているとき、制御信号５００DS
が発生され、鍵が押圧されている間（信号KO１
が“１”の間）リピート用キーオン信号RKOが
アンド回路１３３を通過し、ラツチ回路１２５に
ラツチされる。この場合、信号RKOが発生する
毎にエンベロープ波形信号が発生され、繰返し音
が得られる。鍵盤で押圧されている鍵が無くなる
と、エニイキーオン信号AKOが“０”となり、
インバータ１４２の出力が“１”となつて、アン
ド回路１３４、オア回路１４３を介してラツチ回
路１３０に“１”が記憶される。これにより、繰
返し音のエンベロープが急速に消滅される。 制御信号５００DSが発生していないときすな
わち音色EG，JG，HC，PIAのどれかが選択され
ている場合であり、かつダンパ信号DAMPが発生
しているとき、離鍵されると（KO１が“０”と
なると）、アンド回路１３５、オア回路１４３を
介してラツチ回路１３０に“１”が記憶される。
これにより、離鍵に伴つて音が急速に消滅される
（ダンパがかかる）。 尚、ラツチ回路１２５，１３０のストローブ入
力Ｓには当該チヤンネルch１〜ch７に対応する
制御パルスSP１〜SP７が入力されており、時分
割的に与えられるキーオン信号KO２，KO３等
を個々のチヤンネルに分配し、持続信号化する。 エニイキーオン信号AKOはラツチ回路１４
４，アンド回路１３８，１４５，１４８、オア回
路１４６、遅延フリツプフロツプ１４７等から成
る回路から発生される。アンド回路１３８の他の
入力には、各チヤンネルch１〜ch７のキー情報
類Ｎ１〜Ｎ４，Ｂ１〜Ｂ３，KO１〜KO３の送
出期間を表わす信号SPT（第３図、第４図ｋ参照
が供給されている。また、第３図の遅延フリツプ
フロツプ５２から出力される信号CL１（第４図
ｉがインバータ１４９を介してアンド回路１４５
に加わる。 キー情報類の処理サイクル（タイムスロツト
「１」〜「54」の初めのタイムスロツト「３」〜
「５」において上記CL１が“１”となると（第４
図ｉ）、アンド回路１４５が不動作となり、遅延
フリツプフロツプ１４７の自己保持が解除され
る。２相クロツクパルスφA，φB（第４図ｅ，
ｆ）によつて駆動される遅延フリツプフロツプ１
４７の出力はアンド回路１４５、オア回路１４６
を介して自己保持されるようになつている。タイ
ムスロツト「６」になると、信号SPTが“１”と
なり（第４図ｋ参照）アンド回路１３８が動作可
能となる。この間に、キーオン信号KO１が発生
すると、アンド回路１３８からオア回路１４６を
通つて遅延フリツプフロツプ１４７に該信号KO
１が記憶される。すなわち、鍵盤で１つでも鍵が
押圧されていれば、信号SPTの発生中に第１キー
オン信号KO１が発生し、これが遅延フリツプフ
ロツプ１４７に記憶される。 遅延フリツプフロツプ１４７の出力はラツチ回
路１４４に加わり、直流化される。ラツチ回路１
４４のストローブ入力ｓにはアンド回路１４８の
出力が加わる。このアンド回路１４８には前記信
号CL１とクロツクパルス３Ｙ１（第４図ｄ）が
入力される。従つて、信号CL１のタイミングで
クリアされる直前の遅延フリツプフロツプ１４７
の記憶信号がラツチ回路１４４にラツチされる。
鍵盤で何らかの鍵が押圧中であればラツチ回路１
４４の出力AKOは常に“１”である。 以上説明したようにこの考案によれば、２以上
の楽音発生回路を具える電子楽器において、各楽
音発生回路における選択音色を優先選択する場合
に優先回路を時分割共用するようにしたため、回
路構成を簡素化することができるという利点があ
る。
タKC１〜KC４は復調回路１７に加わり、該復調
回路１７においてノートコードＮ１〜Ｎ４、ブロ
ツクコードＢ１〜Ｂ３、キーオン信号KO１〜
KO３が別々に取り出される。取り出されたキー
情報類Ｎ１〜Ｎ４，Ｂ１〜Ｂ３，KO１〜KO３
は第１の楽音発生回路１５及び第２の楽音発生回
路１６に供給される。第１及び第２の楽音発生回
路１５，１６は夫々７つの発音チヤンネルを有し
ており、キー情報類Ｎ１〜Ｎ４，Ｂ１〜Ｂ３，
KO１〜KO３にもとづいて各発音チヤンネルに
割当てられている音の楽音信号を発生する。両楽
音発生回路１５，１６から発生された楽音信号は
ミキシングされてサウンドシステム１８に至る。 第１及び第２の楽音発生回路１５，１６は、こ
の実施例では夫々異なる音色の楽音を形成するよ
うになつており、第１の楽音発生回路１５で形成
すべき音色は第１の音色選択スイツチ群１９によ
つて選択され、第２の楽音発生回路１６で形成す
べき音色は第２の音色選択スイツチ群２０によつ
て選択される。この場合、第１の楽音発生回路１
５は持続音系の音色を形成し得るようになつてお
り、説明の便宜上、この楽音発生回路１５を「カ
スタム」ということもある。また第２の楽音発生
回路１６は減衰音系の音色の楽音を発生し得るよ
うになつており、説明の便宜上、この楽音発生回
路１６を「スペシヤル」ということもある。 第１及び第２の音色選択スイツチ群１９，２０
の出力は並列−直列変換回路２１で直列化された
後、優先回路２２に供給される。優先回路２２
は、直列的に入力される両スイツチ群１９，２０
のデータを時分割で優先選択処理する回路であ
り、両スイツチ群１９，２０で夫々選択されてい
る音色のうち夫々１つを優先的に選択する。優先
回路２２を設けた理由は第１及び第２の楽音発生
回路１５，１６を夫々１音色の形成のみが可能な
構成としたためである。優先回路２２で優先選択
されたスイツチ出力データは第１及び第２の音色
制御回路２３，２４に供給される。音色制御回路
２３，２４は、優先回路２２から時分割で供給さ
れる各楽音発生回路１５，１６に対する音色選択
データをラツチし、当該音色形成に必要な音色制
御信号を各楽音発生回路１５，１６に供給する。 次に、第３図、第４図を参照して復調回路１７
とタイミング信号発生回路２５の詳細を説明す
る。 第３図において、データ多重化回路１３から供
給されたデータKC１〜KC４は復調回路１７の遅
延フリツプフロツプ群３０を介して１ビツトタイ
ム遅延される。遅延フリツプフロツプ群３０の各
遅延フリツプフロツプは１ビツトタイム（例えば
１μｓ）の周期をもつ２相のクロツクパルスφ
１，φ２によつて駆動される。遅延フリツプフロ
ツプ群３０から出力されたデータKC１〜KC４は
アンド回路３１に入力されると共に、データKC
１はオア回路３２を経てラツチ回路３４及び遅延
フリツプフロツプ３５に、データKC２はオア回
路３３を経てラツチ回路３４及び遅延フリツプフ
ロツプ３６に、データKC３及びKC４はラツチ回
路３４と遅延フリツプフロツプ３７，３８に、
夫々入力される。 データKC１〜KC４をすべて入力したアンド回
路３１は基準データ“1111”を検出するためのも
のである。遅延フリツプフロツプ群３０から出力
される多重データKC１〜KC４のタイムスロツト
を第４図ａに示す。このタイムスロツトは第２図
のタイムスロツトに対応している。参考のため、
２相クロツクパルスφ１，φ２を第４図ｂに示
す。第２図から明らかなように、多重データKC
１〜KC４のタイムスロツト「１」において基準
データ“1111”が送出されるようになつているの
で、アンド回路３１の出力が“１”となつたとき
がタイムスロツト「１」である。アンド回路３１
の出力“１”は基準パルス信号SY′（第４図ｃ参
照）として、タイミング信号発生回路２５に供給
される。 タイミング信号発生回路２５では、基準パルス
信号SY′の入力にもとづいて以後のタイムスロツ
ト「２」乃至「54」を判断し、３ビツトタイム周
期の制御用クロツクパルス３Y1，φA，φBと、
楽音発生回路１５，１６の各チヤンネルにキー情
報類を分配するための制御パルスSP１〜SP７、
等を発生する。 タイミング信号発生回路２５において、基準パ
ルス信号SY′はオア回路３９を介して遅延フリツ
プフロツプ４０に加わる。遅延フリツプフロツプ
４０の出力は遅延フリツプフロツプ４１に加わ
る。両フリツプフロツプ４０，４１の出力はノア
回路４２を介してオア回路３９に戻される。ま
た、オア回路３９の出力は遅延フリツプフロツプ
４３に入力される。遅延フリツプフロツプ４０，
４１，４３はクロツクパルスφ１，φ２によつて
駆動される。オア回路３９に基準パルス信号
SY′が供給されるタイムスロツト「１」から２ビ
ツトタイム後のタイムスロツト「３」において遅
延フリツプフロツプ４１の出力が“１”となり、
３ビツトタイム後のタイムスロツト「４」におい
て遅延フリツプフロツプ４０，４１の出力が共に
“０”となつてノア回路４２の出力が“１”とな
る。ノア回路４２の出力“１”はオア回路３９に
戻されるので、オア回路３９の出力は３ビツトタ
イム周期で“１”となる。従つて、オア回路３９
の出力である制御パルス３Y1は第４図ｄ、遅延
フリツプフロツプ４３の出力である制御用クロツ
クパルスφAは同図ｅ、遅延フリツプフロツプ４
１の出力である制御用クロツクパルスφBは同図
ｆ、に示すように３ビツトタイム周期で夫々発生
される。 復調回路１７において、ラツチ回路３４はノー
トコードＮ１〜Ｎ４、ブロツクコードＢ１〜Ｂ
３、キーオン信号KO１〜KO３に対応する10個
のラツチ位置を有しており、ラツチ制御（ストロ
ーブ）入力ｓにはアンド回路４４の出力が与えら
れる。アンド回路４４の入力には前記制御用クロ
ツクパルスφB及びクロツクパルスφ２が供給さ
れる。従つて、アンド回路４４からはクロツクパ
ルスφBをそのパルス発生タイムスロツトの前半
（クロツクパルスφ２のパルス幅に対応）でのみ
選択したパルスφB′が得られる。このパルスφ
B′の発生タイミングはパルスφBと同じであり、
パルス幅が異なる。 ラツチ回路３４は、データKC１〜KC４として
３ビツトタイムの間に時分割的に供給される１チ
ヤンネル分のキー情報類Ｎ１〜Ｎ４，Ｂ１〜Ｂ
３，KO１〜KO３をパルスφB′のタイミングで
同時にラツチするためのものである。そのため、
データKC１〜KC４を遅延フリツプフロツプ３５
〜３８，４５，４６で適宜ずらしたものをラツチ
回路３４の各ラツチ位置のデータ入力端Ｄに入力
するようにしている。 第２図と第４図から判るように、パルスφB，
φB′はデータKC１〜KC４としてノートコードＮ
１〜Ｎ４が供給されるタイムスロツト「６」、
「９」「12」…に同期して発生される。そこで、ノ
ートコードＮ１〜Ｎ４の各ビツトに対応するラツ
チ位置には遅延フリツプフロツプ群３０から出力
されたデータKC１〜KC４の各ビツトを直接入力
する。同じチヤンネルのブロツクコードＢ１〜Ｂ
３及び第１キーオン信号KO１はノートコードＮ
１〜Ｎ４の１ビツトタイム前のタイムスロツトに
おいてデータKC１〜KC４の形で供給される。そ
こで、データKC１〜KC４の各ビツトを遅延フリ
ツプフロツプ３５，３６，３７，３８で１ビツト
タイム遅延したものを、ブロツクコードＢ１〜Ｂ
３及び第１キーオン信号KO１に夫々対応するラ
ツチ位置に入力する。また、同じチヤンネルの第
２及び第３キーオン信号KO２，KO３はブロツ
クコードＢ１〜Ｂ３の１ビツト前のタイムスロツ
トにおいてデータKC１，KC４の形で供給され
る。従つて、遅延フリツプフロツプ３５，３８で
遅延したデータKC１，KC４を遅延フリツプフロ
ツプ４５，４６で更に１ビツトタイム遅延したも
のを、第２キーオン信号KO２及び第３キーオン
信号KO３に対応するラツチ位置に入力する。 従つて、ラツチ制御パルスφB′が発生したと
き、ラツチ回路３４のデータ入力側には同じチヤ
ンネルのノートコードＮ１〜Ｎ４、ブロツクコー
ドＢ１〜Ｂ３、キーオン信号KO１〜KO３が同
時に供給されているので、これらキー情報類Ｎ１
〜Ｎ４，Ｂ１〜Ｂ３，KO１〜KO３が同時にラ
ツチされる。ラツチ回路３４の記憶内容はラツチ
制御パルスφB′に従つて３ビツトタイム毎に書替
えられる。データKC１〜KC４のチヤンネルも３
ビツトタイム毎に変化する（第２図参照）ので、
ラツチ回路３４の記憶内容は３ビツトタイム毎に
逐次別のチヤンネルのキー情報類Ｎ１〜Ｎ４，Ｂ
１〜Ｂ３，KO１〜KO３に書替えられる。 第２図に示した各タイムスロツト「１」〜
「54」におけるデータKC１〜KC４の状態を簡略
化して第４図ｇに示す。同図でch１〜ch７はチ
ヤンネルを表わす。第４図ｈは各タイムスロツト
においてラツチ回路３４から出力されるキー情報
類Ｎ１〜KO３が割当てられているチヤンネルを
示したものである。例えば、タイムスロツト
「６」において発生されたラツチ制御パルスφB′
によつてチヤンネルch１に割当てられている押
圧鍵のキー情報類Ｎ１〜Ｎ４，Ｂ１〜Ｂ３，KO
１，KO３がラツチ回路３４に読み込まれ、これ
がタイムスロツト「６」から「８」までの間、該
ラツチ回路３４から出力され続ける。次のタイム
スロツト「９」において発生されたラツチ制御パ
ルスφB′によつてチヤンネルch２に割当てられ
ている押圧鍵のキー情報類Ｎ１〜Ｎ４，Ｂ１〜Ｂ
３，KO１，KO３がラツチ回路３４に読み込ま
れ、タイムスロツト「９」から「11」までの間、
該ラツチ回路３４から出力され続ける。以後、第
４図ｈに示す通りに、ラツチ回路３４から出力さ
れるキー情報類Ｎ１〜Ｂ３，KO１〜KO３のチ
ヤンネルが変化する。 復調回路１７において、遅延フリツプフロツプ
３５〜３８の前段階に設けられているオア回路３
２，３３，アンド回路４７、インバータ４８，４
９から成る回路は、Ｃ音のノートコードＮ１〜Ｎ
４を本来の値“1111”に戻すための回路である。
前述のように、基準データ“1111”との混同を避
けるためにＣ音のノートコードＮ４〜Ｎ１は
“1100”という値に変更されて供給されるので、
下位のデータKC１及びKC２をインバータ４８及
び４９で反転した信号及び上位のデータKC３，
KC４を５入力型のアンド回路４７に入力し、Ｃ
音の変更コード“1100”が到来したことを該アン
ド回路４７で検出する。このアンド回路４７の残
りの入力には前記パルスφBが加わつており、ノ
ートコードＮ１〜Ｎ４が供給されるタイムスロツ
トにおいてのみ上述の検出動作が可能になるよう
になつている。Ｃ音の変更コード“1100”が検出
されると、アンド回路４７の出力は“１”とな
り、これがオア回路３２，３３を経由してラツチ
回路３４のノートコードＮ１，Ｎ２に対応するラ
ツチ位置に入力される。 第３図のタイミング信号発生回路２５におい
て、ラツチ回路５０のデータ入力Ｄには基準パル
スSY′が加わる。アンド回路５１にはオア回路３
９から発生されるパルス３Y1（第４図ｄ）と、
クロツクパルスφ２が入力される。このアンド回
路５１の出力が、ラツチ回路５０のストローブ入
力Ｓに与えられる。従つて、ラツチ回路５０の記
憶内容は、パルス３Y1が発生するタイムスロツ
ト「１」、「４」「７」・・・毎に（３ビツトタイム
毎に）書換えられる。従つて、ラツチ回路５０に
はタイムスロツト「１」「２」「３」の間“１”が
記憶される。 ラツチ回路５０の出力は、２相クロツクパルス
φA，φBによつて駆動される遅延フリツプフロツ
プ５２で３ビツトタイム遅延され、信号CL１
（第４図ｉ参照）が得られる。信号CL１はチヤン
ネルch１のデータ送出タイミングの直前に発生
される。 信号CL１はシフトレジスタ５３及びフリツプ
フロツプ５４のセツト入力ｓに入力される。シフ
トレジスタ５３は７ステージ／１ビツトであり、
２相クロツクパルスφA，φBによつて３ビツトタ
イム毎に駆動される。シフトレジスタ５３の各ス
テージの出力はアンド回路群５５にてクロツクパ
ルスφAのタイミングでゲートされる。このアン
ド回路群５５の出力が制御パルスSP１〜SP７で
ある。各制御パルスSP１〜SP７の発生タイミン
グを第４図ｊに示す。各制御パルスSP１〜SP７
は各チヤンネルch１〜ch７のキー情報類Ｎ１〜
Ｎ４，Ｂ１〜Ｂ３，KO１〜KO３の送出タイミ
ングに一致していることが第４図ｈ，ｊから判
る。 フリツプフロツプ５４のリセツト入力Ｒにはシ
フトレジスタ５３の最終ステージの出力が加わ
る。フリツプフロツプ５４の出力Ｑは、クロツク
パルスφA，φBによつて駆動される遅延フリツプ
フロツプ５６に加えられ、該遅延フリツプフロツ
プ５６からデータ送出期間を表わす信号SPTが得
られる。第４図ｋに示すように信号SPTは各チヤ
ンネルch１〜ch７のデータ送出タイミング（第
４図ｈ）に一致して発生する。 次に、第５図乃至第７図を参照して音色選択の
詳細を説明する。 第５図において、第１の音色選択スイツチ群１
９は９個のスイツチを並列に具えている。各スイ
ツチによつて選択される音色、つまりカスタム系
の音色（第１の楽音発生回路１５で発生可能な音
色）は、女性音声（HVF）、男性音声（HVM）、
アコーデイオン（AC）、フアニー（FUN）、トラ
ンペツト（TP）、クラリネツト（CLN）、サツク
ス（SX）、トロンボーン（TB）、ピツコロ
（PC）、の９種類である。第２の音色選択スイツ
チ群２０は７個の音色選択用スイツチとダンパス
イツチ５７を並列に具えている。各スイツチによ
つて選択される音色、つまりスペシヤル系の音色
（第２の楽音発生回路１６で発生可能な音色）は
マリンバ（MR）、マンドリン（MD）、バンジヨ
ー（BJ）、エレキギター（EG）、ジヤズギター
（JG）、ハープシコード（HC）、ピアノ（PIA）、
の７種類である。 並列−直列変換回路２１は、10ステージ／１ビ
ツトの並列入力直列シフト型シフトレジスタ５
８、５９を具えている。シフトレジスタ５８の第
１ステージＳ１から第９ステージＳ９には第１の
音色選択スイツチ群１９の各音色選択出力PC〜
HVFが夫々入力される。シフトレジスタ５９の
第２のステージＳ２から第８ステージＳ８には第
２の音色選択スイツチ群２０の各音色選択出力Ｐ
１Ａ〜MRが入力され、第９ステージＳ９にはダ
ンパスイツチ５７の出力DAMPが入力される。シ
フトレジスタ５９の第10ステージ（最終ステー
ジ）Ｓ１０の出力がシフトレジスタ５８の第１ス
テージＳ１に入力され、シフトレジスタ５８の第
10ステージ（最終ステージ）Ｓ１０の出力が
第６図に詳細を示す優先回路２２に供給される。 シフトレジスタ５８及び５９は最終ステージＳ
１０のみ詳細を示したが、他のステージＳ１〜Ｓ
９も同一構成である。つまり、スイツチ群１９，
２０から供給されるスイツチ出力は各ステージの
並列データ入力端子に加わり、アンド回路ｂに入
力される。ロード制御ライン６０，６１に信号
“１”が与えられるとアンド回路ｂが導通し、ス
イツチ出力をオア回路ｃを介して各ステージの遅
延フリツプフロツプｄに並列的に読み込む。ロー
ド制御ライン６０，６１の信号をインバータ６
２，６３で反転した信号がシフト可能制御ライン
６４，６５に与えられている。このライン６４，
６５の信号が“１”のとき、アンド回路ｅが導通
し、手前のステージに保持されているデータを自
己のステージの遅延フリツプフロツプｄにシフト
する。このシフトは遅延フリツプフロツプｄの駆
動パルスであるクロツクパルスφ１，φ２に従つ
て行なわれる。 ロード制御ライン６０，６１にはパルスを
インバータ６６，６７で反転した信号SYが与え
られる。このパルスSYはタイムスロツト「53」
（第４図ａ参照）毎に54μｓ周期で発生する。 シフトレジスタ５９の出力はインバータ６８で
反転されてシフトレジスタ５８に加わり、そこで
インバータ６９で再び反転されて第１ステージＳ
１に加わる。シフトレジスタ５８の出力はインバ
ータ７０で反転され、スイツチ出力の直列データ
として出力される。 データに現われる音色選択信号等の順序は
第７図ｃに示す通りであり、パルスSYから数え
て２番目のタイムスロツトからカスタム系の音色
選択信号乃至が順次現われ、次にスペシ
ヤル系の信号，乃至が順次現われ
る。 第６図に示す優先回路２２は、第５図の並列−
直列変換回路２１から供給される直列データ
の中からカスタム系及びスペシヤル系における最
先の音色選択信号を夫々優先的に選択する。第６
図において、直列データはインバータ９０で
反転され、遅延フリツプフロツプ９１，９２で２
ビツトタイム遅延される。遅延フリツプフロツプ
９２から出力された直列データSO′はアンド回路
９３及び９４に加わる。データSO′は第７図ｄに
示すようにデータよりも２ビツトタイム遅れ
ており、インバータ９０によつて反転されている
ので有効レベルは“１”となつている。 カスタム系またはスペシヤル系の音色選択信号
HVF乃至PCまたはMR乃至PIAのうち最先の信号
がアンド回路９３を通過して音色制御回路２３ま
たは２４に至る。最先の音色選択信号はアンド回
路９４、オア回路９５を介して遅延フリツプフロ
ツプ９６に記憶され、アンド回路９７を介して自
己保持される。遅延フリツプフロツプ９６に
“１”が記憶されると、インバータ９８を介して
アンド回路９３が不動作となり、以後の音色選択
信号の通過を禁止する。こうして、カスタム系及
びスペシヤル系において単一の音色選択信号のみ
が夫々優先的に選択される。 遅延フリツプフロツプ９６の記憶を制御するた
めの信号が第１の音色制御回路２３（第６
図）のノア回路９９からアンド回路９４，９７に
供給される。第１の音色制御回路２３において、
並列−直列変換回路２１（第５図）で使用したパ
ルスがインバータ１００を介して遅延フリツ
プフロツプ１０１，１０２を経由し、パルス
SY′が得られる。このパルスSY′が10ステージ／
１ビツトのシフトレジスタ１０３及びノア回路９
９に入力される。シフトレジスタ１０３の最終ス
テージＳ１０の出力は第２の音色制御回路２４の
11ステージ／１ビツトのシフトレジスタ１０４に
入力される。両シフトレジスタ１０３，１０４は
クロツクパルスφ１，φ２によつて駆動される。
シフトレジスタ１０３の第１ステージＳ１と第10
ステージＳ１０の出力、及びシフトレジスタ１０
４の第１ステージＳ１と第２ステージＳ２の出力
がノア回路９９に入力される。 信号“１”がシフトレジスタ１０３及び１０４
の各ステージＳ１〜Ｓ１０，Ｓ１〜Ｓ１１から発
生されるタイミングを第７図ｅに示す。パルス
SY′はパルスSYの２ビツトタイム後に発生するの
で、シフトレジスタ１０３の第１ステージＳ１か
らはパルスSYの３ビツトタイム後に信号“１”
が発生する。ノア回路９９の出力の状態を
第７図ｆに示す。 パルスSY′が発生した１ビツトタイム後にシフ
トレジスタ１０３の第１ステージＳ１から信号
“１”が出力され、信号が“０”となる。こ
れにより遅延フリツプフロツプ９６に“０”が読
み込まれ、１ビツトタイム後にインバータ９８の
出力ENBが“１”となる（第７図ｇ参照）。従つ
て、アンド回路９３が動作可能となり、カスタム
系音色選択信号の最初の信号HVFがアンド回路
９３を通過する。そのときシフトレジスタ１０３
では第２ステージＳ２に信号“１”がシフトされ
てきている。従つて、ノア回路９９の出力
は“１”であり、アンド回路９４及び９７が動作
可能となる。従つて、優先順位第１位の信号
HVFがアンド回路９４を介して遅延フリツプフ
ロツプ９６に読み込まれる。ここで、信号HVF
が“１”（つまり女性音声の音色が選択されてい
る）であれば、１ビツトタイム後に信号ENBが
“０”となり、以後の音色選択信号HVM乃至PC
がアンド回路９３で阻止される。一方、信号
HVFが“０”（女性音声の音色が選択されていな
い）であれば、信号ENBは“１”を維持し、優
先順位第２位の信号HVMがアンド回路９３を通
過する。 こうして、順次与えられるカスタム系の音色選
択信号HVF乃至PCの中で、最先の“１”が現わ
れるまで信号ENBが“１”を維持しアンド回路
９３が動作可能となつている。そして、最先の
“１”が現われると、遅延フリツプフロツプ９６
に“１”が記憶され、信号ENBが“０”に反転
され、それ以後の信号（…PC）が阻止される。
これにより、カスタム系で選択されている音色の
うち単一の音色の信号（HVF乃至PCのうち１
つ）が優先回路２２で選択される。 シフトレジスタ１０３の第10ステージＳ１０ま
で信号“１”がシフトされると、ノア回路９９の
出力が“０”に変わり、遅延フリツプフロ
ツプ９６の記憶がクリアされる。その１ビツトタ
イム後に第７図ｇに示すように信号ENBが
“１”となる。信号“１”がシフトレジスタ１０
４の第１ステージＳ１及び第２ステージＳ２にシ
フトされてきたときも信号は“０”であ
り、ダンパ信号DAMP及びスペシヤル系音色の優
先順位第１位の音色選択信号MRがアンド回路９
３を通過する。以後信号は“１”に反転す
るため、前述と同様に、スペシヤル系で選択され
ている音色のうち最優先の単一の音色の信号
（MR乃至PIAのうち１つ）が優先回路２２で選択
される。 アンド回路９３の出力（すなわち優先回路２２
の出力）は、第１の音色制御回路２３のラツチ回
路１０５及び第２の音色制御回路２４のラツチ回
路１０６のデータ入力Ｄに夫々入力される。第６
図において、ラツチ回路１０５は９個のラツチ位
置Ｐ１〜Ｐ９を有し、Ｐ１〜Ｐ７のストローブ入
力Ｓにはシフトレジスタ１０３の第１ステージＳ
１から第７ステージＳ７の出力がゲート部１０７
を介して与えられる。また、位置Ｐ８，Ｐ９のス
トローブ入力Ｓにはシフトレジスタ１０３の第９
ステージＳ９及び第10ステージＳ１０の出力がゲ
ート部１０７を介して与えられる。ゲート部１０
７の他の入力にはクロツクパルスφ２が供給され
る。従つて、シフトレジスタ１０３の出力はタイ
ムスロツトの前半でゲート部１０７を通過し、ス
トローブパルスとなる。 ラツチ回路１０６は８個のラツチ位置Ｐ１〜Ｐ
８を有しており、Ｐ１〜Ｐ６のストローブ入力Ｓ
にはシフトレジスタ１０４の第１ステージＳ１か
らＳ６の出力がゲート部１０８を介して与えられ
る。位置Ｐ７，Ｐ８のストローブ入力Ｓにはシフ
トレジスタ１０４の第８ステージＳ８及び第９ス
テージＳ９の出力がゲート部１０８を介して与え
られる。ゲート部１０８の他の入力にはクロツク
パルスφ２が与えられる。 シフトレジスタ１０３及び１０４の各ステージ
Ｓ１〜Ｓ１０，Ｓ１〜Ｓ１１における信号“１”
の遷移は第７図ｅに示した通りである。従つて、
ラツチ回路１０５のラツチ位置Ｐ２〜Ｐ７にはカ
スタム系の音色選択信号HVF乃至CLN（但し、
優先選択されたもののみ）がラツチされ、位置Ｐ
８，Ｐ９には音色選択信号TB，PC（但し、優先
選択されたもののみ）がラツチされる。シフトレ
ジスタ１０３の第８ステージS8に“１”がシフ
トされたとき、データSO′にはサツクスの音色選
択信号SXが現われる。そのため、この信号SX
は、優先回路２２で選択されたとしても、ラツチ
回路１０５でラツチされない。その代わりに、ラ
ツチ回路１０５の位置Ｐ２乃至Ｐ９の出力がノア
回路１０９に供給され、このノア回路１０９の出
力がサツクス選択信号SXとして利用される。す
なわち、サツクス以外の音色HVF，HVM，
AC，FUN，TP，CLN，TB，PCのどれもが選択
されていない場合、実際にサツクス音色が選択さ
れていようといまいと、サツクス音色（SX）が
選択されているものとして処理される。つまり、
第１の音色選択スイツチ群１９（第５図）で音色
が全く選択されていない場合、サツクス（SX）
を標準音色として第１の楽音発生回路１５（第１
図）が制御される。これは、第１の楽音発生回路
１５内における音色制御用の電圧制御型フイルタ
のカツトオフ周波数をサツクス音色（SX）の位
置に設定しておくためである。サツクス音色
（SX）は音色群（HVF〜PC）のうちカツトオフ
周波数がそれらの中央付近に位置するものであ
り、上記電圧制御型フイルタのカツトオフ周波数
を中央付近に設定しておくことにより、音色選択
スイツチ群１９で任意のスイツチを投入したとき
にカツトオフ周波数が急激に移動することを防
ぎ、クリツク音の発生を防止している。 シフトレジスタ１０４の第２ステージＳ２に信
号“１”がシフトされるタイミングと、データ
SO′として現われたダンパ信号DAMPがアンド回
路９３を通過してラツチ回路１０６のデータ入力
Ｄに加わるタイミングは一致しているので、該信
号DAMPはラツチ回路１０６の位置Ｐ２にラツチ
される。ラツチ回路１０６の位置Ｐ３〜Ｐ６には
スペシヤル系の音色選択信号MR乃至EG（但
し、優先選択されたもののみ）がラツチされ、位
置Ｐ７，Ｐ８には音色選択信号HC，PIAがラツ
チされる（但し、優先選択されたものに限る。 シフトレジスタ１０４の第７ステージＳ７に
“１”がシフトされたとき、データSO′にはジヤ
ズギターの音色選択信号JGが現われるが、のス
テージＳ７の出力はラツチ回路１０６のストロー
ブ信号とはならない。そのため、この信号JG
は、優先回路２２で選択されたとしても、ラツチ
回路１０６でラツチされない。その代わりに、ラ
ツチ回路１０６の位置Ｐ３〜Ｐ８の出力がノア回
路１１０に供給され、このノア回路１１０の出力
がジヤズギター選択信号JGとして利用される。
前述のサツクス信号SXと同様の理由で、第２の
楽音発生回路１６ではジヤズギター（JG）を標
準音色としている。 ラツチ回路１０５の位置Ｐ２乃至Ｐ９から出力
される音色選択信号HVF，HVM，AC，FUN，
TP，CLN，TB，PC及びノア回路１０９から出
力される信号SXは音色制御信号ROM（リードオ
ンリイメモリの略）１１１に入力される。これら
の信号HVF乃至PCは優先回路２２で選択された
１つだけ（またはノア回路１０９の出力）が
“１”となつている。同様に、ラツチ回路１０６
の位置Ｐ２乃至Ｐ８から出力される音色選択信号
MR，MD，BJ，EG，HC，PIA及びノア回路１
１０から出力される信号JGは音色制御信号ROM
１１２に入力される。ROM１１２の入力信号MR
乃至PIAも、優先回路２２で選択された１つだけ
（またはノア回路１１０の出力）が“１”となつ
ている。 ROM１１１は、選択された音色（HVF〜PC）
に応じてカスタム用の音色制御信号５０DC乃至
４′Ｃを発生する。入力（HVF〜PC）と出力
（50DC〜4′C）の論理式は下記の通りである。 50DC＝AC＋TP＋CLN＋SX＋TB 120A＝HVF＋HVM 80A＝TP＋SX 50A＝FUN＋CLN＋TB 30A＝PC WS11＝＋＋ WS12＝＋ WS13＝＋ 8′C＝HVF＋AC＋FUN＋TP＋CLN 4′C＝PC ROM１１２は、選択された音色（MR〜PIA）
に応じてスペシヤル用の音色制御信号３０DS〜
８′Ｓを発生する。ROM１１２の入力と出力との
論理式は下記の通りである。 30DS＝MR＋MD＋BJ＋JG 500DS＝MR＋MD＋BJ K3S＝EG＋PIA WS21＝MD＋HC＋PIA WS22＝MR＋EG＋JG WS23＝＋ 8′S＝MR＋MD＋HC ラツチ回路１０５にラツチされた音色選択信号
HVF乃至PCとROM１１１から発生される音色制
御信号５０DC乃至４′Ｃは第１の楽音発生回路１
５に供給される。ラツチ回路１０６にラツチされ
た音色選択信号MR乃至PIA及びダンパ信号
DAMPとROM１１２から発生される音色制御信
号３０DS乃至８′Ｓは第２の楽音発生回路１６に
供給される。音色制御信号５０DC乃至４′Ｃ及び
３０DS乃至８′Ｃのうち、５０DC、１２０Ａ，
８０Ａ，５０Ａ，３０Ａ及び３０DS，５００
DS，Ｋ３Ｓは楽音の振幅エンベロープ形成のた
めに利用される。音色制御信号WS１１，WS１
２，WS１３及びWS２１，WS２２，WS２３は
音源波形の選択に使用される。音色制御信号８′
Ｃ，４′Ｃ及び８′Ｓは楽音信号のフイート制御の
ために使用される。音色選択信号HVF乃至PC及
びMR乃至PIAは音色フイルタのカツトオフ周波
数制御に使用される。 次に、第８図を参照して楽音発生回路１５，１
６の一例について説明する。 第１の楽音発生回路１５と第２の楽音発生回路
１６はほぼ同一構成であるので、同一図面（第８
図）を用いて説明する。尚、第８図において第２
の楽音発生回路１６に関係する符号は括弧で示し
てある。楽音発生回路１５，１６は各チヤンネル
ch１〜ch７に対応する楽音発生部７１−１乃至
７１−７を具えている。チヤンネルch１に対応
する楽音発生部７１−１のみ詳細を示したが、他
も同一構成である。 第３図のラツチ回路３４から供給されるノート
コードＮ１〜Ｎ４はラツチ回路７２のデータ入力
Ｄに、ブロツクコードＢ１〜Ｂ３はオクターブ変
換回路７４を介してラツチ回路７３のデータ入力
Ｄに加えられる。第１の楽音発生回路１５のオク
ターブ変換回路７４には第１の音色制御回路２３
（第６図）からフイート制御の信号８′Ｃ，４′Ｃ
が供給される。第２の楽音発生回路１６のオクタ
ーブ変換回路７４には第２の音色制御回路２４
（第６図）からフイート制御用の信号８′Ｓが供給
される。オクターブ変換回路７４は、入力された
フイート制御信号８′Ｃ，４′Ｃ，８′Ｓに応じて
ブロツクコードＢ１〜Ｂ３の値を変換し、オクタ
ーブ音域を変更する。 各チヤンネルch１〜ch７のラツチ回路７２，
７３のストローブ入力Ｓには、個々のチヤンネル
に対応する制御パルスSP１〜SP７が供給され
る。第４図ｈ，ｊに示すように各制御パルスSP
１〜SP７は各チヤンネルch１〜ch７のノートコ
ードＮ１〜Ｎ４、ブロツクコードＢ１〜Ｂ３の送
出タイミングに対応して発生するので、各チヤン
ネルch１〜ch７に関するノートコードＮ１〜Ｎ
４及びブロツクコードＢ１〜Ｂ３は自己のチヤン
ネルに対応する各ラツチ回路７２，７３に分配さ
れ、そこでラツチされて持続信号化される。 ノートセレクタ７５では、ノートクロツク発生
器２６（第１図）から供給される各音名Ｃ〜Ｂの
ノートクロツクの中からラツチ回路７２にラツチ
されているノートコードＮ１〜Ｎ４に対応する単
一のノートクロツク（すなわちチヤンネルch１
に割当てられた鍵の音名に対応するノートクロツ
ク）を選択し、カウンタ７６に供給する。カウン
タ７６はノートセレクタ７５から与えられるノー
トクロツクをカウントし、複数ビツトのカウント
値信号をオクターブセレクタ７７に供給する。カ
クターブセレクタ７７は、カウンタ７６から与え
られるカウント値信号の２進ビツト位置を、ラツ
チ回路７３にラツチされているブロツクコードＢ
１〜Ｂ３の値に応じてシフトし、アドレス信号
ADを発生する。アドレス信号ADは波形メモリ７
８，７９，８０に記憶した音源波形の順次サンプ
ル点振幅を読み出すために使用される。 波形メモリ７８は鋸歯状波、波形メモリ７９は
三角波、波形メモリ８０は方形波、を夫々記憶し
ており、アドレス信号ADに応じて読み出される
各音源波形信号がエンベロープ発生器８１から供
給されるエンベロープ波形信号によつて振幅変調
されるようになつている。波形メモリ７８〜８０
としては、例えば、波形各サンプル点振幅に対応
して分圧比が設定された抵抗分圧回路と各分圧点
の電圧をとり出すゲート部とから成る構成を用い
る。第１の楽音発生回路１５のエンベロープ発生
器８１にはラツチ回路３４（第３図）からの第１
キーオン信号KO1と第１の音色制御回路２３の
ROM１１１（第６図）からのエンベロープ制御
用信号５０DC，１２０Ａ，８０Ａ，５０Ａ，３
０Ａが供給される。第２の楽音発生回路１６のエ
ンベロープ発生器８１′にはラツチ回路３４（第
３図）からのキーオン信号KO１，KO２，KO３
と第２の音色制御回路２４のROM１１２（第６
図）からのエンベロープ制御用信号３０DS，５
００DS，Ｋ３Ｓ及びラツチ回路１０６からのダ
ンパ信号DAMPが供給される。 波形メモリ７８〜８０の出力は波形セレクタ８
２に入力される。第１の楽音発生回路１５の波形
セレクタ８２には第１の音色制御回路２３の
ROM１１１（第６図）からの波形選択用制御信
号WS１１，WS１２，WS１３が供給される。第
２の楽音発生回路１６の波形セレクタ８２には第
２の音色制御回路２４のROM１１２（第６図）
からの波形選択用制御信号WS２１，WS２２，
WS２３が供給される。制御信号WS１１〜WS１
３（あるいはWS２１〜WS２３）の組合せにも
とづいて、波形メモリ７８〜８０から与えられる
鋸歯状波、三角波、方形波の１または複数が適宜
選択される。各チヤンネルch１〜ch７の波形セ
レクタ８２の出力はミキシングされて、音色回路
８３に至る。第１の楽音発生回路１５の音色回路
８３の制御入力には、第１の音色制御回路２３の
ラツチ回路１０５（第６図）から音色選択信号
HVF〜PCが供給される。第２の楽音発生回路１
６の音色回路８３の制御入力には、第２の音色制
御回路２４のラツチ回路１０６（第６図）から音
色選択信号MR〜PIAが供給される。音色回路８
３は電圧制御型フイルタ等を含んでおり、音色選
択信号HVF〜PC（またはMR〜PIA）、すなわち
音色選択スイツチ群１９（または２０）の選択に
応じてカツトオフ周波数等を制御し、楽音信号に
音色をつける。 第９図は第１の楽音発生回路１５のエンベロー
プ発生器８１の一例を示す図で、持続音系のエン
ベロープ波形を発生する。第１キーオン信号KO
１がラツチ回路１１３のデータ入力Ｄに入力さ
れ、ラツチ回路１１３のストローブ入力Ｓには当
該チヤンネル（例えばch１）に対応する制御パ
ルスSP１が入力される。従つて、当該チヤンネ
ルch１に割当てられた鍵の第１キーオン信号KO
１がラツチ回路１１３にラツチされる。ラツチ回
路１１３の出力は電界効果トランジスタ（以下
FETという）１１４のゲートに加わると共に、
インバータ１１５を介してFET１１６のゲート
に加わる。前述のように第１キーオン信号KO１
は鍵の押圧に対応して“１”となるので、当該チ
ヤンネルch１に割当てられた鍵が押圧されてい
る間FET１１４は持続的に導通し、離鍵される
とFET１１４は不導通となつてFET１１６が導
通する。 電圧＋ＶとFET１１４との間にアタツク用抵
抗ｒ１〜ｒ５が設けられ、FET１１４の出力は
コンデンサ１２１に加えられる。コンデンサ１２
１とFET１１６との間にデイケイ用抵抗ｒ６〜
ｒ８が設けられている。コンデンサ１２１の端子
間電圧がエンベロープ波形信号として波形メモリ
７８，７９，８０に供給される。 ROM１１１（第６図）から与えられる音色制
御信号１２０Ａ，８０Ａ，５０，３０Ａによつて
ゲート制御されるFET１１７，１１８，１１
９，１２０はアタツク用抵抗ｒ１〜ｒ５を切換え
るためのものである。例えば、ピツコロ（PC）
の音色が選択されている場合、信号３０Ａが
“１”となり、FET１２０が導通し、抵抗ｒ２〜
ｒ５の間が短絡され、アタツク抵抗はｒ１のみと
なり、エンベロープ波形のアタツク時間は最も短
くなる。また、信号１２０Ａ，８０Ａ，５０Ａ，
３０Ａが発生しない音色であるアコーデイオン
AC（第６図参照）が選択されている場合は、
FET１１７〜１２０がすべてオフであり、アタ
ツク抵抗はｒ１〜ｒ５の直列抵抗となり、アタツ
ク時間は最長となる。鍵の押圧によつて信号KO
１が“１”に立上ると、FET１１４が導通し、
FET１１７〜１２０によつて選択されたアタツ
ク用抵抗ｒ１〜ｒ５を介して電圧（＋Ｖ）がコン
デンサ１２１に充電される。このコンデンサ１２
１の充電時の立上り波形によつてエンベロープの
アタツク波形が得られる。アタツク波形以後はコ
ンデンサ１２１の端子間電圧は＋Ｖに維持され、
持続音のためのエンベロープ波形が得られる。 離鍵によつてFET１１４が不導通となり、
FET１１６が導通すると、デイケイ用抵抗ｒ
６，ｒ７，ｒ８を介してコンデンサ１２１が放電
される。デイケイ時間の長短はFET１２２，１
２３のオン、オフによつて制御される。 FET１２２のゲートにはROM１１１（第６
図）からの音色制御信号５０DCが入力されてお
り、アコーデイオン等の音色AC，TP，CLN，
SX，TBの場合にFET１２２が導通し、抵抗ｒ７
とｒ８がデイケイ用抵抗となる。FET１２３の
ゲートには音色制御信号１２０Ａが入力されてお
り、女性音声（HVF）あるいは男性音声
（HVM）の場合にFET１２３が導通し、抵抗ｒ
８がデイケイ用抵抗となる。上記以外の音色
FUN，PCの場合は、FET１２２，１２３が共に
オフであり、抵抗ｒ６，ｒ７，ｒ８がデイケイ用
抵抗となる。 第１０図は第２の楽音発生回路１６のエンベロ
ープ発生器８１′の一例を示す図で、減衰音系の
エンベロープ波形を発生する。コンデンサ１２４
の端子間電圧がエンベロープ波形信号として波形
メモリ７８，７９，８０に供給される。ラツチ回
路１２５の出力が“１”のときFET１２６が導
通し、アタツク用抵抗ｒ９（例えば0.14kΩ程
度）を介して電圧＋Ｖがコンデンサ１２４に充電
される。後述のようにラツチ回路１２５には、第
２キーオン信号KO２あるいは第３キーオン信号
KO３等、音の出し始めの短い時間の間だけ
“１”となる信号がラツチされる。ラツチ回路１
２５の出力が“０”となると、FET１２６はオ
フし、コンデンサ１２４の放電が開始する。放電
回路は、波形メモリ７８，７９，８０（第８図）
内の抵抗回路、あるいは抵抗ｒ１０とFET１２
７の回路、あるいは抵抗ｒ１１，ｒ１２とFET
１２８，１２９の回路によつて形成される。アタ
ツクの直後から生じる緩やかな減衰カーブ（サス
テイン）は、波形メモリ７８〜８０内の抵抗回路
あるいは抵抗ｒ１０とFET１２７を通る放電回
路によつて形成される。抵抗ｒ１１，ｒ１２と
FET１２８，１２９の回路は、離鍵後に音を急
速に消滅させるために用いられる。 FET１２７のゲートには第６図のROM１１２
から制御信号５００DSが供給される。従つて、
音色MR，MD，BJが選択されている場合にFET
１２７が導通し、抵抗ｒ１０を介してコンデンサ
１２４が放電される。ｒ１０は例えば37kΩ程度
であり、これによつて得られるサステイン時間は
比較的短かい。信号５００DSが“０”のときつ
まり音色EG，JG，HC，PIAのとき、FET１２
７はオフして、コンデンサ１２４は専ら波形メモ
リ７８〜８０内の抵抗回路を通つて放電される。
この抵抗回路の全抵抗値はｒ１０よりもはるかに
大きい。従つて、これによつて得られるサステイ
ン時間は比較的長い。 以上のようにして、コンデンサ１２４からは発
音開始と同時に急峻に立上つて、その直後から緩
やかに減衰する減衰音系（パーカツシブ系）のエ
ンベロープ波形が得られる。音をすばやく消す場
合は、後述のようにラツチ回路１３０に信号が
“１”ラツチされ、FET１２９がオンする。FET
１２８がオフのときは抵抗ｒ１１，ｒ１２を介し
てコンデンサ１２４は急速に放電され、エンベロ
ープ波形が急速に消滅する。音色MR，MD，
BJ，JGの場合はROM１１２（第６図）から与え
られる信号３０DSが“１”となり、FET１２８
が導通する。その場合、コンデンサ１２４の電荷
はFET１２８，ｒ１２，FET１２９を介して瞬
時に放電される。例えば、抵抗ｒ１１は9.1kΩ，
ｒ１２は1.3kΩ程度である。 第６図のROM１１２からの制御信号Ｋ３Ｓが
アンド回路１３１、ノア回路１３２に、制御信号
５００DSがアンド回路１３３，１３４に、ダン
パ信号DAMPがアンド回路１３５に、夫々入力さ
れる。また、制御信号５００DSはインバータ１
３６を介してアンド回路１３５に加わり、更にノ
ア回路１３２を介してアンド回路１３７に加わ
る。第３図のラツチ回路３４から供給される第１
キーオン信号KO１はアンド回路１３３，１３８
に、第２キーオン信号KO２はアンド回路１３７
に、第３キーオン信号KO３はアンド回路１３１
に、夫々入力される。更に、第１キーオン信号
KO１はインバータ１３９を介してアンド回路１
３５に入力される。 エレキギター（EG）またはピアノ（PLA）の
音色が選択されているとき、制御信号Ｋ３Ｓが発
生され、第３キーオン信号KO３がアンド回路１
３１で選択され、オア回路１４０を介してラツチ
回路１２５にラツチされる。この場合は、アタツ
ク用のFET１２６は第３キーオン信号KO３が発
生している間導通する。ジヤズギター（JG）ま
たはハープシコード（HC）が選択されていると
き、制御信号Ｋ３Ｓと５００DSは発生されず、
ノア回路１３２の出力が“１”となる。この場合
は、第２キーオン信号KO２がアンド回路１３７
で選択され、ラツチ回路１２５にラツチされる。 アンド回路１３３の残りの入力にはリビート用
発振器１４１から繰返し発生されるリピート用キ
ーオン信号RKOが与えられる。マリンバ
（MR）、マンドリン（MD）またはバンジヨー
（BJ）が選択されているとき、制御信号５００DS
が発生され、鍵が押圧されている間（信号KO１
が“１”の間）リピート用キーオン信号RKOが
アンド回路１３３を通過し、ラツチ回路１２５に
ラツチされる。この場合、信号RKOが発生する
毎にエンベロープ波形信号が発生され、繰返し音
が得られる。鍵盤で押圧されている鍵が無くなる
と、エニイキーオン信号AKOが“０”となり、
インバータ１４２の出力が“１”となつて、アン
ド回路１３４、オア回路１４３を介してラツチ回
路１３０に“１”が記憶される。これにより、繰
返し音のエンベロープが急速に消滅される。 制御信号５００DSが発生していないときすな
わち音色EG，JG，HC，PIAのどれかが選択され
ている場合であり、かつダンパ信号DAMPが発生
しているとき、離鍵されると（KO１が“０”と
なると）、アンド回路１３５、オア回路１４３を
介してラツチ回路１３０に“１”が記憶される。
これにより、離鍵に伴つて音が急速に消滅される
（ダンパがかかる）。 尚、ラツチ回路１２５，１３０のストローブ入
力Ｓには当該チヤンネルch１〜ch７に対応する
制御パルスSP１〜SP７が入力されており、時分
割的に与えられるキーオン信号KO２，KO３等
を個々のチヤンネルに分配し、持続信号化する。 エニイキーオン信号AKOはラツチ回路１４
４，アンド回路１３８，１４５，１４８、オア回
路１４６、遅延フリツプフロツプ１４７等から成
る回路から発生される。アンド回路１３８の他の
入力には、各チヤンネルch１〜ch７のキー情報
類Ｎ１〜Ｎ４，Ｂ１〜Ｂ３，KO１〜KO３の送
出期間を表わす信号SPT（第３図、第４図ｋ参照
が供給されている。また、第３図の遅延フリツプ
フロツプ５２から出力される信号CL１（第４図
ｉがインバータ１４９を介してアンド回路１４５
に加わる。 キー情報類の処理サイクル（タイムスロツト
「１」〜「54」の初めのタイムスロツト「３」〜
「５」において上記CL１が“１”となると（第４
図ｉ）、アンド回路１４５が不動作となり、遅延
フリツプフロツプ１４７の自己保持が解除され
る。２相クロツクパルスφA，φB（第４図ｅ，
ｆ）によつて駆動される遅延フリツプフロツプ１
４７の出力はアンド回路１４５、オア回路１４６
を介して自己保持されるようになつている。タイ
ムスロツト「６」になると、信号SPTが“１”と
なり（第４図ｋ参照）アンド回路１３８が動作可
能となる。この間に、キーオン信号KO１が発生
すると、アンド回路１３８からオア回路１４６を
通つて遅延フリツプフロツプ１４７に該信号KO
１が記憶される。すなわち、鍵盤で１つでも鍵が
押圧されていれば、信号SPTの発生中に第１キー
オン信号KO１が発生し、これが遅延フリツプフ
ロツプ１４７に記憶される。 遅延フリツプフロツプ１４７の出力はラツチ回
路１４４に加わり、直流化される。ラツチ回路１
４４のストローブ入力ｓにはアンド回路１４８の
出力が加わる。このアンド回路１４８には前記信
号CL１とクロツクパルス３Ｙ１（第４図ｄ）が
入力される。従つて、信号CL１のタイミングで
クリアされる直前の遅延フリツプフロツプ１４７
の記憶信号がラツチ回路１４４にラツチされる。
鍵盤で何らかの鍵が押圧中であればラツチ回路１
４４の出力AKOは常に“１”である。 以上説明したようにこの考案によれば、２以上
の楽音発生回路を具える電子楽器において、各楽
音発生回路における選択音色を優先選択する場合
に優先回路を時分割共用するようにしたため、回
路構成を簡素化することができるという利点があ
る。
第１図はこの考案の一実施例を示す電子楽器全
体構成ブロツク図、第２図は第１図のデータ多重
化回路から出力されるデータの一例を各タイムス
ロツトに対応して示す図、第３図は第１図の復調
回路とタイミング信号発生回路の一例を示す回路
図、第４図は第３図の動作を説明するタイミング
チヤート、第５図は第１図の音色選択スイツチ群
と並列−直列変換回路の一例を示す回路図、第６
図は第１図の優先回路と音色制御回路の一例を示
す回路図、第７図は第５図と第６図の回路動作を
説明するタイミングチヤート、第８図は第１図の
楽音発生回路の一例を示すブロツク図、第９図は
第１の楽音発生回路におけるエンベロープ発生器
の一例を示す回路図、第１０図は第２の楽音発生
回路におけるエンベロープ発生器の一例を示す回
路図、である。 １５……第１の楽音発生回路、１６……第２の
楽音発生回路、１９……第１の音色選択スイツチ
群、２０……第２の音色選択スイツチ群、２１…
…並列−直列変換回路、２２……優先回路、２３
……第１の音色制御回路、２４……第２の音色制
御回路、１１１，１１２……ROM、８１，８
１′……エンベロープ発生器。
体構成ブロツク図、第２図は第１図のデータ多重
化回路から出力されるデータの一例を各タイムス
ロツトに対応して示す図、第３図は第１図の復調
回路とタイミング信号発生回路の一例を示す回路
図、第４図は第３図の動作を説明するタイミング
チヤート、第５図は第１図の音色選択スイツチ群
と並列−直列変換回路の一例を示す回路図、第６
図は第１図の優先回路と音色制御回路の一例を示
す回路図、第７図は第５図と第６図の回路動作を
説明するタイミングチヤート、第８図は第１図の
楽音発生回路の一例を示すブロツク図、第９図は
第１の楽音発生回路におけるエンベロープ発生器
の一例を示す回路図、第１０図は第２の楽音発生
回路におけるエンベロープ発生器の一例を示す回
路図、である。 １５……第１の楽音発生回路、１６……第２の
楽音発生回路、１９……第１の音色選択スイツチ
群、２０……第２の音色選択スイツチ群、２１…
…並列−直列変換回路、２２……優先回路、２３
……第１の音色制御回路、２４……第２の音色制
御回路、１１１，１１２……ROM、８１，８
１′……エンベロープ発生器。
Claims (1)
- 【実用新案登録請求の範囲】 楽音をそれぞれ形成する複数の楽音形成回路
と、この楽音形成回路にそれぞれ対応して設けら
れ、それぞれ複数の音色選択スイツチからなる複
数の音色選択スイツチ群と、 前記各音色選択スイツチ群の各音色選択スイツ
チからの並列音色選択信号を前記各音色選択スイ
ツチ群毎に順番に直列データに変換して送出する
並列−直列変換回路と、 前記各音色選択スイツチ群に対応する前記直列
データの各送出タイミングの直前にリセツトさ
れ、該直列データのうちの最初の前記音色選択ス
イツチの操作を示す音色選択信号の到来によりセ
ツトされる記憶手段およびこの記憶手段がリセツ
トされている間は前記並列−直列変換回路の出力
を通し、セツトされると阻止するゲート手段を有
し、このゲート手段の出力から前記各音色選択ス
イツチ群に対応する各直列データに含まれる最初
に到来した前記音色選択スイツチの操作を示す音
色選択信号をそれぞれ選択する優先回路と、 この優先回路で選択された音色選択信号に対応
して前記各楽音形成回路で形成される楽音の音色
をそれぞれ制御する複数の音色制御回路と を具える電子楽器の音色選択回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1979041701U JPS6243358Y2 (ja) | 1979-03-30 | 1979-03-30 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1979041701U JPS6243358Y2 (ja) | 1979-03-30 | 1979-03-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55141194U JPS55141194U (ja) | 1980-10-08 |
| JPS6243358Y2 true JPS6243358Y2 (ja) | 1987-11-10 |
Family
ID=28912789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1979041701U Expired JPS6243358Y2 (ja) | 1979-03-30 | 1979-03-30 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6243358Y2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52136615A (en) * | 1976-05-11 | 1977-11-15 | Matsushita Electric Ind Co Ltd | Pedal device for electronic musical instrument |
| JPS5333113A (en) * | 1976-09-09 | 1978-03-28 | Nippon Gakki Seizo Kk | Priority selector |
| JPS54149613A (en) * | 1978-05-16 | 1979-11-24 | Kawai Musical Instr Mfg Co | Input device for electronic musical instrument |
-
1979
- 1979-03-30 JP JP1979041701U patent/JPS6243358Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55141194U (ja) | 1980-10-08 |
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