JPS6247249A - 直列デ−タ送信回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、シリアルデータ伝送装置に用いられる直列
データ送信タイミング制御回路に関するものである。

〔従来の技術〕

第４図は従来の直列データ送信回路を示すブロック構成
図である。図において、１は並列データロード信号にし
たがってＮビットの並列データを内部に取り込み、その
後の送信クロックに同期してＮビットのデータを１ビツ
トずつ直列に出力する並直変換器、２は並直変換器１か
らの直列出力データをブレーク状態信号によってゲート
制御するＡＮＤ回路、３はセット信号又はリセット信号
によって動作し、制御信号を発生するフリップフロップ
である。

第５図、第６図、及び第７図は、第４図の直列データ送
信回路における動作タイミング図である。

次に、上記第４図に示す従来の直列データ送信回路の動
作について説明する。並列データロード信号によって並
直変換器１内に格納されたＮビットのデータは、送信ク
ロックの「１」から「Ｏ」の変化点に同期して１ビツト
ずつ直列に出力される。この状態は第５図に示す動作タ
イミング図の形で示されている。この並直変換器１から
出力された直列出力データはＡＮＤ回路２１こ入力され
、ブレーク状態信号によってゲートされる。このブレー
ク状態信号は通常「１」の状態にあり、この時、直列出
力データはそのままの形でＡＮＤ回路２より出力されて
送信データとなる。一方、ブレーク状態信号が「０」に
なると、ＡＮＤ回路２の出力は送信クロック、直列出力
データの状態にかかわらず直ちに「０」となり、送信デ
ータが「０」になることで相手受信装置にブレーク状態
になったことを通知できる。この状態は第６図に示す動
作タイミング図の形で示されており、ｔｄ、あるいはｔ
ｄ、はブレーク状態信号と送信クロックとに時間のずれ
があることを意味している。

次に、直列データ送信回路のレディ／ビジー等を通知す
るのに用いられる制御信号は、フリップフロップ３へ入
力されるセット信号が「１」になると「ｌ」となり、以
後はセット信号が「０」きなっでもその状態を保持する
。また、リセット信号が［１−１になると制御信号は「
０−１となり、以後はリセット信号が「０」となっても
その状態を保持する。この状態は第７図に示す動作タイ
ミング図の形で示されており、この制御信号は送信クロ
ックとは独立に制御される。

〔発明が解決しようとする問題点〕

上記のような従来の直列データ送信回路は以上のように
構成されているので、送信データラインのすべてのレベ
ル変化を送信クロックに同期させる必要のある用途に使
用できなかったり、また、送信データラインのレベルと
制御信号のレベルの組合わせで一定の意味を持たせる用
途Ｉこ使用する場合、送信データラインと制御信号ライ
ンのそれぞれのレベル変化に時間的なずれが生じて１本
来規定しようとしたのとは別の意味の組合わせ状態が生
ずる可能性があるなどの問題点があった。

この発明は、かかる問題点を解決するためになされたも
ので、送信データラインのすべてのレベル変化点を送信
クロックに同期させることができると共に、送信データ
ラインのレベル変化点と制御信号ラインのレベル変化点
を同期させられ、さらに、送信データラインの状態とは
非同期に制御信号を変化させることも可能な直列データ
送信回路を得ることを目的とする。

〔問題点を解決するための手段〕

この発明に係る直列データ送信回路は、送信クロックに
同期して直列出力データをサンプリング出力し直す第１
のラッチ回路と、直列出力データのレベル変化点検出回
路と、このレベル変化点検出回路の出力により制御信号
をサンプリング出力する第２のラッチ回路とで構成され
る信号同期化回路を追加して設け、さらに、送信データ
とは非同期な制御信号をも出力できるような信号切換器
を備えたものである。

〔作用〕

この発明の直列データ送信回路においては、信号同期化
回路は、外部から与えられる送信クロックに同期して直
列出力データをサンプリング出力し直し、さらに、直列
出力データのレベル変化点検出により制御信号をサンプ
リング出力する。

〔実施例〕

第１図はこの発明の一実施例である直列データ送信回路
を示すブロック構成図である。図において、１は上記従
来回路と同様に並列データを直列データに変換する並直
変換器、２はブレーク状態信号により直列出力データを
ゲートするＡＮＤ回路、３は上記従来回路と同様に制御
信号を発生するフリップフロップ、４は外部から与えら
れる送信クロックのレベルを反転させるインバータ、５
はトリガ入力のｒＯＪから「１」の変化に同期して入力
データをラッチ出力する正トリガフリップフロップ、６
は直列出力データのレベル変化点を検出するＥｘｃｌｕ
ｓｉｖｅ　　ＯＲ回路、７は送信データの変化に同期し
た制御信号を出力するか、非同期の制御信号を出力する
かを切り換える信号切換器である。

第２図及び第３図は、第１図の直列データ送信回路にお
ける動作タイミング図である。

次に、上記第１図１こ示すこの発明の一実施例である直
列データ送信回路の動作について説明する。

並列データロード信号により並直変換器１内に格納され
たデータは、上記従来回路と同様にシフトクロツタの「
ｌ」から「０」の変化に同期して１ビツトごとに出力さ
れる。この直列出力データはブレーク状態信号が「１」
の時は、そのままの形でＡＮＤ回路２から出力されて正
トリガフリップフロップ（ＦＦＩ）５の入力データとな
る。この正トリガフリップフロップ（ＦＦＩ）５は、並
直変換器１とは逆にシフトクロツタの「０」から「１」
の変化に同期して入力データをラッチ出力する。ところ
が、このシフトクロックは外部から与えられた送信クロ
ックをインバータ４にて返転しているため、並直変換器
１の動作は上記従来回路とは逆に送信クロックの「０」
から「１」の変化に同期しているが、正トリガフリップ
フロップ（Ｆ’ＦＩ）５では送信クロックの「１」から
「０」に同期して入力データをサンプリング出力するの
で、結果的に送信データの変化タイミングと送信クロッ
クの変化タイミングとは上記従来回路と同じ関係に保た
れている。一方、ブレーク状態信号が「０」になると、
上記従来回路と同様番こＡＮＤ回路２の出力は直ちに「
０」になるが、正トリガフリップフロップ（ＦＦ’ｌ）
５が存在するため、送信データの出力変化としては直ち
には現われず。

シフトクロツタが「０」から「１」、すなわち送信クロ
ックが「１」から「０」に変化するまでの前の状態を保
ち、この送信クロックの「１」からｒＯＪの変化に同期
してｒＯＪに変化する。また、ブレーク状態信号がｒＯ
Ｊから「１」に変化した場、合も同様に、送信クロック
の「１」から「０」の変化に同期して送信データのレベ
ルが変化する。

この状態は第２図に示す動作タイミング図の形で示され
ており、ｔｄｌ、　ｔｄｔのようにブレーク状態信号と
送信クロックのタイミングがずれていても。

最終的な送信データは送信クロックに同期して変化する
。

次いで、セット信号、リセット信号に２動作するフリッ
プフロップ３は上記従来回路と同様の動作をするが、こ
のフリップフロップ３からの出力信号は正トリガフリッ
プフロップ（ＦＦ２）ｓのの入力になると共番こ信号切
換器７の入力ともなる。

正トリガフリップフロップ（ＦＦ２）５側の動作は、レ
ベル変化点検出用のＥｘｃ’１ｕｓｉｖｅ　ＯＲ回路６
の出力信号により制御される。ＥｘｃｌｕｓｉｖｅＯＲ
回路６の一方の入口はＡＮＤ回路２の出力に、他方の入
力は正トリガフリップフロップ（Ｆ’Ｆ’１）５の０側
出力にそれぞれ供給される。正トリガフリップフロップ
（ＦＦＩ）５のＯ側出力はシフトクロックによるラッチ
動作後にＤ入力とは逆レベルとなるが、Ｄ入力が変化し
てからその状態がシフトクロックによりラッチ出力され
るまでの期間は同レベルになる。このため、Ｆｉｘｃｌ
ｕｓｉｖｅ　０Ｉ（１回路６の動作論理により、Ｄ入力
、すなわちＡＮＤ回路２の出力が変化すると、　Ｅｘｃ
ｌｕｓｉｖｅ　ＯＲ回路６の出力は「１」から「０」、
次いで「１」とレベル変化する。この「０」から「１」
の変化タイミングは正トリガフリップ７０ツブ（ｐｐｌ
）５の出力、すなわち送信データの変化点に一致する。

このようにして作られたレベル変化検出信号＝　９− の「０」から「１」の変化によって、正トリガフリップ
７０ツブ（ＦＦ２）５はフリップフロップ３からの出力
をラッチ出力する。

信号切換器７は選択信号が「１」の時はＢ入力を、「０
」の時はＡ入力をＹに出力するように動作する。このた
め１選択信号が「１」の時の制御信号出力の状態は、上
記従来回路と同様ｊこフリップフロップ３の出力信号が
ぞのまま出力され、送信クロック、送信データのいずれ
とも同期はとられていない。一方１選択信号が「０」の
時は、正トリガフリップフロップ（ＦＦ２　）５の出力
信号が制御信号として出力され、この時、制御信号の出
力は送信データの変化に、すなわち送信クロックの変化
に同期して動作することになる。

〔発明の効果〕

この発明は以上説明したとおり、直列データ送信回路に
おいて、送信クロックにより直列出力データを再サンプ
リグする第１のラッチ回路と、レベル変化信号により制
御信号をサンプリングする第２のラッチ回路とで構成さ
れる信号同期化回路−１〇− を備えた構成としたので、例えば同期式公衆データ網な
どの送信データと制御信号のそれぞれの信号レベル状態
の組合わせで一定の意味を持たせる応用に利用可能にな
ると共に、信号切換器を備えたために、この種の従来回
路と同様な各種の応用にも利用可能となるなどの優れた
効果を奏するものである。

【図面の簡単な説明】

第１図はこの発明の一実施例である直列データ送信回路
を示すブロック構成図、第２図及び第３図は、第１図の
直列データ送信回路における動作タイミング図、第４図
は従来の直列データ送信回路を示すブロック構成図、第
５図、第６因、及び第７図は、第４図の直列データ送信
回路における動作タイミング図である。 図−こおいて、１・・・並直変換器、２・・・ＡＮＤ回
路、３・・・フリップフロップ、４・・・インバータ、
５・・・正トリガフリップフロップｒ　ＦＦ１　、ＦＦ
２）、６・・・Ｅｘｃｌｕｓｉｖｅ　ＯＲ回路、７・・
・信号切換器である。 なお、各図中、同一符号は同一、又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 送信クロックと非同期に変化するタイミングを有する直
   列出力データラインと、前記送信クロックと非同期に動
   作する制御信号発生回路とを備えたデータ送信回路にお
   いて、前記送信クロックに同期して前記直列出力データ
   ラインの情報をサンプリング出力する第１のラッチ回路
   と、前記直列出力データラインのレベル変化を検出する
   変化点検出回路と、この変化点検出回路の出力に同期し
   て、前記送信クロックを非同期に変化する制御信号をサ
   ンプリング出力する第２のラッチ回路と、前記送信クロ
   ックと非同期に変化する制御信号と前記変化点検出回路
   の出力に同期した制御信号とを切り換える信号切換器と
   を備えたことを特徴とする直列データ送信回路。