JPS6247741A - Ｒｏｍ型乗算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はＲＯＭを使用するＲＯＩＶＩＷ乗算装置に関
するものである。

〔従来の技術〕

第４図は従来の回路の一例を示すブロック図で、図にお
いて（３）は第１のＲＯＭ（ＲＯＭＩと略記する）、（
４）は第２のＲＯＭ（ＲＯＭ２と略記する）、（５）は
第３のＲＯＭ（ＲＯＭ３と略記する）、（６）は第４の
ＲＯＭ（ＲＯＭ４と略記する）、（１１’）は加算器で
ろる。また、各信号線に付記した数字はその信号線で伝
送する並列ビット（２進数の）数を表す。

Ｘは被乗数で８ビツト（一般的にはｎビット）構成でち
ゃ、 ２７＋５４ Ｘ＝Ｘ７・　　Ｘ６・２＋ｘ・２＋ｘ・２＋Ｘ３・２＋
Ｘ・２＋ｘ・２　＋　ｘＯ・２°　′Ｃ表わされ、これ
はまた上位４ビツト（一般的にはｎ７２ビツト）と下位
４ビツト（一般的にはｎ／２ビツト）に分けられ Ｘ＝ＸＵ・　２＋ＸＬ　　　　・・・（１）となる。こ
こにＸＵ−Ｘ７・２＋Ｘ６・２＋Ｘ５・２＋Ｘ４・２゜
でありＸＬ＝Ｘ３・２＋Ｘ２・２＋Ｘ１・２　＋Ｘ□”
２　　である。

乗数Ｙも同様に８ビツト構成であ勺 Ｙ＝Ｙ・２÷Ｙ　　　・・・（２） Ｕ　　　　　　　　　　Ｌ で表すことができる。ここに ＹＵ＝ｙ７・２３÷ｙ６・２２　＋　ｙ、、・２１　＋
　ｙ４・２°でありｙ、−１３”２　＋ｙ２・２＋ｙ、
・２＋ｙｏ・２　である。

ＲＯＭ　＋３１　、　（４＋　、　（５１、（６１は第
５図に示す例の場合すべて同一の構５ｙ、を有し、被乗
数４ビツト（一般的にｄｍビットで、この場合ｍ１＝ｎ
／２）と乗数４ビット（一般的にはｍ２ビツトで、この
場合ｍ２＝２　）をアドレスとして入力し入カビットノ
タタンに対応する損金８ビット（一般的にはｍｌ　＋　
ｍ２ビツト）の２進数として出力する。

Ｐ　＝　Ｘ−Ｙ＝（Ｘｔｒ・２’＋　ＸＬ）　（ＹＵ・
２４＋　ＹＬ）＝ＸＵ−ＹＵ・２＋為・ＹＬ・２＋ＸＬ
−ＹＵ・２＋ＸＬ−ＹＬ・・・（３）の演算のうち、Ｒ
ＯＭＩ　（３１はＸＵ−判の演算、ＲＯＭ２　（４１は
ＸＵ”　ＹＬの演算、ＲＯＭ　３　＋５１はＸＬ−Ｙｔ
ｒの演算、ＲＯＭ４　（６１はＸＬ−ＹＬの演算結果を
出力する。

ＲＯＭＩ　＋３１の出力を８ビツト桁上げし、ＲＯＭ２
　＋４１　。

３（５）の出力を４ビツト桁上げし、ＲＯＭ４（６）の
出力はそのまま（すなわち各ＲＯＭの出力に対し必要な
桁合せを行った上で）加算器（１）で加算すれば求める
積Ｐ’ｉ１６ビツト（一般的には２ｎビツト）の２進数
として出力することができる。

ところで、乗算装置においては負数と負数の乗算を行う
ことがある。この場合、負数は補数表示で示されその最
上位ビットが論理ｒｌＪである場合はそれが補数表示の
負数を表すと定められている。

被乗数Ｘも乗数Ｙも負数であって８ビツトの２進数で ””　ｌ・ｘｃｓ　ｘｓ□　Ｘ４・”ｓ□　ｌ□　”１
　□　ｘｏ　　（但しｘ、＝　ｘ、＝　ｒ　Ｉ　Ｊ　） Ｙ＝ｙ８．ｙ６Ｔｙ５．ｙ４．ｙ３．ｙ２．ｙｌｐｙｏ
（但しｙ８＝ｙ７−ｒ　１　ｊ　） のように表示されているとすれば、これはＸの値する。

けば、 Ｐ＝Ｘ−Ｙ；（Ｘｌ−２）（Ｙニー２　　）ｎ−１２Ｈ
−２ ＝４・Ｙ□−（Ｘ１＋Ｙ１）　２　　＋　２　　　　・
・・（４）テアルカラＰ＝Ｘ、−Ｙ１＋（叉□＋マ、）
２ｎ−１＋（ｆ−２＋１）−２ｎ・・・（５） となる。

第５図は従来の回路の他の例を示すブロック図で、被乗
数Ｘ１乗数Ｙが共に補数表示の負数である場合、式（５
）の演算を行う回路である。第５図において第４図と同
一符号は同−又は相当部分を示１−１（９）け加亘器９
．．　　（１２）、　（１：’ｌ’）はそれぞれ１ビッ
トのインバータ、（１４）ｉｊＺ組の８ビツト（合計１
６ビツト）のインバータ、（１５）は固定数（２”２＋
ＩＸ、ｎ＝８のとき（４１）Ｈ（Ｈに１６進表示訴す）
）全出力する定数回路である。

次に動作について説明する。Ｘ、Ｙが共に補数表示の負
数である場合、その最上位ビット（＋。

−の符号を表すビット）　ＸＢ　ｒ　’！ｓは論理「工
」である。インバータ（１２）、（１３）によってｘ３
　ｐ　３’３を論理「０」のビットに変換し、Ｘ及びＹ
の他のビットはそのままにして演算用波乗数人、演算用
乗数Ｙ１を作る。　ＲＯＭＩ　＋３１　、２　ｆ４）　
、　３　ｆ５＋　、　４　＋６１にＸ１、Ｙｌｉそれぞ
れ上位４ビツトと下位４ビツトに分解して入力しＸｌ・
Ｙｌを算出することは第４図の場合と同様である。イン
バータ（１４）はＸｏ。

Ｙｌを入力しＸ工、Ｙｌを出力する。定数回路（Ｉ５）
は定数２＋１（ｎ＝８のとき（４１）Ｈ）　ｋ出方する
。加算器２（９）は式（５）に従い、ｘ、とＹｌを（ｎ
−１）桁だけ桁上げし、（２ｎ−２＋　１　）　ｆ　ｎ
桁だけ桁上げした上Ｘ□・Ｙ□に加算してＰｔ−算出す
る。

〔発明が解決しようとする問題点〕

従来の乗算装置は以上のように構成されているので、２
つの正の数の乗算と、２つの負の数（負の数は補数表示
である）の乗算とでは第４図と第５図に示すように別の
乗算器を用意する必要があるという問題点があった。

この発ＥｉＡは上記のような問題点を解決するためにな
されたもので、２つの正の数の乗算と２つの負の数の乗
算とを同一の乗算器で行うことのできる乗算回路を得る
ことを目的とする。

〔問題点を解決するための手段〕

この発明では同一の乗算器を、乗算モード切換え信号に
よって２つの正の数の乗算と２つの負の数の乗算とに切
換えて便用でさるようにした。

〔作用〕

この発明の乗算回路では、乗算モード切換え信号によっ
て、式（３）に従って乗算を行うか又は式（５）に従っ
て乗算を行うかの乗算アルゴリズムを切換え′るように
した。

〔実施例〕 以下この発明の実施例を図面について説明する。

第１図はこの発明の一実施例を示すブロック図で、図に
おいて第５図と同一符号は同−又は相当部分全示し、（
１１、（２１Ｕそれぞれニスクルーシブオアゲート、（
７ｘ）、（７ｙ）はそれぞれＮＯＲゲート、（８）はと
の発明の定数回路、（１０）は切換信号Ｓであって２つ
の正の数の乗算の場合（仮に第１の乗算モードという）
信号Ｓ　（１０）の論理・はｒＯＪ、２つの負の数（い
ずれも補数表示）の乗算の場合（仮に第２０乗算モード
という）信号Ｓ　（１０）の倫理は「１」とする。

第２図は第１図のＮＯＲゲート（７ｘ）の内部接続を示
す接続図であＩＣ１ＮＯＲゲー）　（７ｙ）も同様な内
部接続である。−また、第３図は第１図の定数回路の内
部接続を示す接続図である。

被乗数Ｘ、乗数Ｙが共に正の数であるとき信号Ｓ　（１
０）の論理は「０」であるのでＸ７１　ＹｌＯ論理がそ
のままエクスクル−シブオアゲート（１１、！２１の出
力となりＸ＝Ｘ、Ｙ１＝￥となりこれが演算用被乗数、
演算用乗数としてＲＯｖｌ　１　＋３１　、２　ｆ４）
　、　３ｆ５１　、４　＋６１に入力され、これらのＲ
ＧｖＩからはそれぞれＸＵ−ＹＵ、ＸＵ−ＹＬ、ＸＬ−
ＹＵ、ＸＬ−ＹＬ　が出力される。

信号Ｓ　（１０）の論理が「Ｏ」であるときは第２図及
び第３図から明らかなようにＮＯＲゲー）　（７ｘ）の
出力Ｘ２．　ＮＯＲゲー）　（７ｙ）の出力Ｙ２．定数
回路（８）の出力Ａは共にＯになジ、加算器２（９）は
式（３）の加算を行ってＰ＝Ｘ−Ｙｋ比出力る。

被乗数Ｘ１乗数Ｙが共に負の数（補数表示）であるとき
は信号Ｓ　（１０）の論理は「１」であり、Ｘ、Ｙの最
上位ビットｘ　８（Ｘ７に相当）、ｙＳ（ｙ７に相当）
はエクスクル−シブオアゲートｉｌ）　、　＋２）によ
って論理が反転式れ（調理「１」から「０」になり）、
Ｘ６．ｙ６以下のビットの論理にそのままにして演算用
被乗数Ｘよ、演算用乗数Ｙ１　　が生成される。Ｒ蘭１
ｔ３１　、２＋４１　、３＋５１　、４ｔ６１の入出力
については信号Ｓ　（１０）の論理が「０」の場合と同
様でめる。またＮＯＲゲー）　（７ｘ）、（７ｙ）はそ
れぞれＸ工゛、Ｙ１ｅ入力し信号（１０）の論理がｒｌ
ＪであるからＸ２；Ｘ□、Ｙ２＝Ｙ１を出力し、また定
数回路（８）ばＡとして２　　＋１（ｎ＝８の場合（４
１）Ｈ）を出力し、加算器２（９）は式（５）の加算を
行って＠Ｐを出力する。すなわち、同一の乗算器を使用
し切換信号Ｓ　（１０）の論理により乗算モードを切換
えて被乗数及び乗数共に正の場合、ならびに被乗数及び
乗数共に負（補数表示）の場合の乗算を行うことができ
る。

なお、上記実施例では仮乗数８ビット、乗数８ビツトの
例について説明したが、一般に被乗数αビット、乗数β
ビットの乗算にもこの発明を適用することができる。

また、第１図のエクスクル−シブオアゲート（１１。

（２）、及び第２図に示すＮＯＲゲート、ならびに第３
図に示すアンドゲート等はこの発明の一実施例を示すも
のでるって等価な機能全実現する他のどのような回路で
置き換えてもよく、また切換信号５（１０）の論理が「
１」のとき２つの正の数の乗算全行い、切換信号Ｓ　（
１０）の陶理が「０」のとき２つの負の数の乗算を行う
ように設計することもできる。

〔発明の効果〕

以上のようにこの発明によれば、２つの正の数の乗算と
２つの負の数（補数表示）の乗算とを同一の乗算器で実
行することができるという効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
は第１図のＮＯＲゲートの内部接続を示す接続図、第３
図は第１図の定数回路の内部接続を示す接続図、第４図
は従来の回路の一例を示すブロック図、第５図は従来の
回路の他の例を示すブロック図。 ｆｉ＋　、　（２Ｈ：ｔそれぞれエクスクル−シブオア
ゲート、ｔ３）　、　＋４１　、　＋５１　、　＋６１
はそれぞれ第１．第２．第３．第４のＲＯｌｖ１、　　
（７ｘ）、（７ｙ）はそれぞれＮＯＲゲート、（８）は
定数回路、（９）は加算器、（１０）は乗算モード切換
信号。 尚、各図中同一符号は同−又は相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）被乗数を２進符号で表したビットパタンと乗数を
   ２進符号で表したビットパタンを連結して生成した信号
   の示すアドレス位置に、当該被乗数と当該乗数の積を表
   わす２進符号を記憶するＲＯＭを使用して乗算を行うＲ
   ＯＭ型乗算装置において、２つの正の数の乗算を行う第
   １の乗算モードと２つの負の数（補数表示）の乗算を行
   う第２の乗算モードとの間に乗算モードの切換えを行う
   手段、上記第１の乗算モードでは、入力被乗数Ｘと入力
   乗数Ｙとをそのまま演算被乗数Ｘ＿１と演算乗数Ｙ＿１
   として出力し、上記第２の乗算モードでは、入力被乗数
   Ｘの最上位のビット（符号ビット）の論理を「０」にし
   て演算被乗数Ｘ＿１を生成し、入力乗数Ｙの最上位のビ
   ット（符号ビット）の論理を「０」にして演算被乗数Ｙ
   ＿１を生成して出力する手段、 Ｘ＿１、Ｙ＿１を入力しＲＯＭを用いてＸ＿１・Ｙ＿１
   の値を出力するＲＯＭ型乗算器、 Ｘ＿１、Ｙ＿１を入力し上記第１の乗算モードでは数値
   ０を出力し、上記第２の乗算モードではＸ＿１、Ｙ＿１
   を出力するＮＯＲゲート、 上記第１の乗算モードでは数値０を出力し、上記第２の
   乗算モードでは定数を出力する定数回路、上記ＲＯＭ型
   乗算器の出力、上記ＮＯＲゲートの出力及び上記定数回
   路の出力に対し必要な桁合せを行った上で加算する加算
   器を備えたことを特徴とするＲＯＭ型乗算装置。
2. （２）ＲＯＭ型乗算器は、演算被乗数の上位ビットをＸ
   ＿Ｕ、下位ビットをＸ＿Ｌ、演算乗数の上位ビットをＹ
   ＿Ｕ、下位ビットをＹ＿Ｌとするとき、Ｘ＿Ｕ、Ｙ＿Ｕ
   をアドレスとしＸ＿Ｕ・Ｙ＿Ｕを出力する第１のＲＯＭ
   、Ｘ＿Ｕ、Ｙ＿ＬをアドレスとしＸ＿Ｕ・Ｙ＿Ｌを出力
   する第２のＲＯＭ、Ｘ＿Ｌ、Ｙ＿ＵをアドレスとしＸ＿
   Ｌ・Ｙ＿Ｕを出力する第３のＲＯＭ、Ｘ＿Ｌ、Ｙ＿Ｌを
   アドレスとしＸ＿Ｌ・Ｙ＿Ｌを出力する第４のＲＯＭ、
   上記第１、第２、第３、第４のＲＯＭの出力に対し必要
   な桁合せを行った上で加算する加算器を備えたことを特
   徴とする特許請求の範囲第１項記載のＲＯＭ型乗算装置
   。