JPS5895840A - 半導体装置の製造法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、半導体装置の製造法、とくに多層金属配線の
層間絶縁膜の形成法に関するものである。

第１図，第２図はこの種従来方法を部分的に示した断面
図である。

、従来の層間絶縁膜の形成は、例えば、ＡＩＳｉ合金で
形成した電極配線上に、ＳＩＨ４と０□を材料ガスとす
るＣＶＤ法で約４８０℃程度の成長温度でＳｉ０２を成
長させていた。実際には１μｍｆＡ度の厚いＳｉ０２は
、クラックを発生しやすい等の欠点があり、ノンドープ
の５ｉ０２ではなく、リンを含んだリンガラスを成長さ
せている。しかしながら、ＣＶＤ法で形成した５ｉ０１
又は、リンガラス等の絶縁膜（４）は、第１図に示すよ
うに、ＡｌＳｉ合金で形成された電極配線０１のエツジ
の部分の形状、いわゆるステップ・カバレッジが、阜好
でない。このため、絶縁膜（４）の上に形成する第２層
の電極配線（至）が、第２図・に示すように、断線しや
すいという、全曲的欠陥を有していたうこのようなＡｌ
Ｓｉの電極配線エツジでのステップ・カバレッジを改良
するため、ＣＶＤ法に種々の改良が加えられ、常圧ＣＶ
Ｄに代り減圧ＣＶＤ、さらには、プラズマＣＶＤ等が使
用されつつある。プラズマＣＶＤ法で形成した絶縁膜の
ステップ・カバレッジは、従来法に比して、著るしく改
善されている。このため、二層配線の場合には、プラズ
マＣＶＤ法を用いて、かなり歩留りのいい絶縁膜が形成
できるようになった。

しかしながら、Ｓｉｎｇ又は、リンガラスの層間絶縁膜
では、スルーホールのエツチングに、ＨＦ系のエツチン
グ液を使用すると、絶縁膜下のＡｌＳｉまで、エツチン
グされてしまうため−ＣｓＦｓ等の反応性ガスを用いた
イオンエツチングを使用する必要がある。反応性イオン
・エツチングは、装置の安定性マスクとなるホトレジス
トの耐性等に問題があり、完全に実用化されるに至って
いない。

また、プ、ラズマＣＶＤで形成した窒化シリコン膜では
、内在するストレスが大きいため、１μｍ以上の厚い層
間絶゛縁膜を形成するとウェハが大きくなるという欠点
を有している。また窒化シリコン膜は誘電率が大きいた
め、半導体装置の配線容量が大きくなり、スイッチング
速度の低下を招く等の欠点を有していた。

本発明は、上記のような従来のものの欠点を除去するた
−めになされたもので、プラズマＣＶＤ法で形成した薄
い窒化シリコン膜上に、ＣＶＤ法又は、減圧ＣＶＤ法で
、厚いリンガラスを形成し、かかる二層構造の層間絶縁
膜をスパッタ・エッチすることにより、ステップ・カバ
レッジが良好で、かつスルーホールを容易に開口しうる
半導体装置の製造法を提供することを目的としている。

以下、本発明の一実施例を、図について説明する。第８
図は本発明方法によって得られた半導体装置の断面図で
ある。第８図において、（１）は拡散層（１０１）等が
形成された半導体基板、（２）は５ｉ０２．０υはＡｌ
Ｓｉによる電極配線、（５）はプラズマＣＶＤ法で形成
した窒化シリコンｔ、（６）はＣＶＤ法で形成したリン
ガラス膜である。

第４図は本発明方法を工程順に示した断面図である。第
４図において、まず、第１層の電極配線０υの形成され
た半導体基体（１）上に、プラズマＣＶＤ法で、窒化シ
リコン膜（５）を１０００〜８０００人程度形成する（
第４図Ｂ）。プラズマＣＶＤ法は、ステップ・カバレッ
ジが良好であるため、ＡｌＳｉ電極配線・珍のエツジ部
分の急峻な段差を、かなりなめらかにする作用がある。

つぎにＣＶＤ、法又は、減圧ＣＶＤ法により１．０〜２
．０μｍ程度の厚いリンガラス膜を形成する（同図Ｃ）
。この際、リンガラスＰ（６）の下には、薄いプラズマ
窒化シリコン膜（６）があるのでＡｌＳｉ配線ＣＩ）の
エツジにおける段差部のステップ・カバレッジは、リン
ガラス単独の場合より、改善される。

つぎに、第１層と第２層の電極配線のコンタクトをとる
スルーホールを開口するため、写真製版で形成した、ホ
ト・レジスト（７）をマスクに、ＨＦ系のエツチング液
で、リンガラス膜（６）をエツチングする（同図Ｄ）。

この際、リンガラス膜（６）の下には、ＨＦ系のエツチ
ング液には犯されないプラズマ窒化シリコン膜（５）が
あるので、エツチングはプラズマ窒化シリコン膜のとこ
ろでストップし、ＡｌＳｉの配線を犯すことは皆無であ
る。次にリンガラス膜（６）のエツチング・マスクとし
て使用したホト・レジスト（７）を除去したあと（同図
Ｅ）、スパッタ・エツチングにより、スルーホール部分
の窒化シリコン膜（６）を、エツチングすると同時に、
リンガラス膜（６）の表面を所定の膜厚エツチングする
。（同図Ｆ） このスパッタ・エツチング工程は、本発明の重要な構成
要因であるので、以下に詳しく説明する。

第５図は、ＡｌＳｉ配線電極の段差部におけるすンガラ
ス膜のステップ・カバレッジがＡｒ＋イオンのスパッタ
リングにより、平担になる現象を示していることを説明
するための要部断面図である。

スパッタ・エツチングは、第６図に示すように、イオン
の入射角に強く依存し、段差部のエツチングレートは、
平担な部分のエツチング・レートに比べて約５倍程度大
きい。このため、段差部のリンガラス膜は、平担な部分
に比べて速くエツチングされ、かどが取れて、平担にな
る。

第７図は、リンガラス膜のＡｌＳｉ段差部における断面
形状のスパッタ・エツチングによる変化を、ＳＥＭ写真
で観察したものである。第７図（Ａ）はスパッタエッチ
前で同図（Ｂ）はス、バッタエッチ後を示す断面写真で
ある。ＡｌＳｉ段差部におけるリンガラス膜のステップ
・カバレッジが大幅に改善されていることが分る。

第８図に、スパッタエッチに使用したＲＦスパッタ装置
の構成概略図を示す。

こうして、スパッタ・エツチングを施した素子の断面構
造を鋤４図（Ｆ）に示す。スルーホール部分の窒化シリ
コン腰がエツチングされると同時にＡｌＳｉ段差部での
層間絶縁膜のカバレッジも大幅に改善される。つぎに、
第２層目のＡｌＳｉを同一装置内で、スパッタリングに
よりデポし、写真製版技術により−、パターンを形成す
る。

ステップカバレッジが大幅に改善されているため、第２
層目のＡｌＳｉが段差部で断線するような不良は、皆無
である。

上記実施例では、二層配線を例にとって説明したが、三
層配線、あるいは四層、配線でも同様の効果を奏するこ
とはいうまでもない。

また三次元素子の層間絶縁膜としても、同様の効果を奏
する。

以上のように、本発明によれば、プラズマ窒化シリコン
膜の上にＣＶＤリンガラス膜を形成した二層構造の眉間
絶縁膜とし、さらにスルーホール部分のリンガラス膜を
、通常の化学エツチングしたあと、アルゴンイオンでス
パッタ・エッチすることにより、窒化シリコン膜をエツ
チングすると同時に、電極配線の端部における層間絶縁
膜の段差を平担にすることができ、多層配線構造の半導
体装置にとって大きな利点を有している。

【図面の簡単な説明】

第１図は、従来のＣＶＤ法で形成したリンガラス膜によ
る層間絶縁膜のステップ・カバレッジを示ム。第８図は
、本発明による二層構造の層間絶縁膜を示す断面図であ
り、第４図は、本発明による二層配線の形成法を示す工
程断面図である。第６図はスパッタエッチによる段差部
のステップ・カバレッジの改善を示す図、第６図は、エ
ツチング・レートの入射角依存性を示す図、第７図はス
パッタエッチ前後の断面ＳＥＭ写真を示す図、第８図は
スパッタ・エツチング装置の構成概略図である。 図中、（１）は半導体基体、（２）は５ｉｎ２（３）は
Ａｌ５ｉ（４）はＣＶＤリンガラス膜（５）はプラズマ
窒化シリコン膜（６）はＣＶＤリンガラス膜（７）は寸
ト・レジスト（８）はＡｌ５ｉ（９）はＡｒ＋イオン０
１は下部電極αυは上部電極（２）は半導体基体（至）
はプラズマＱ４はＲＦ電源を示す。 なお、図中、同一符号は同−又は相当部分を示す。 代理人　　弁理士　葛　野　信　− 第１図 第４図 ノＪ ３１ 第６ヅ 第７図 （Ａ）　　　　　　　　　　　　（８）第８図 手続補正書（方式） ％式％ １、事件の表示　　　　特願昭　５６−１９４７０４号
２、発明の名称　　　　半導体装置の製造ｌ法３、補正
をする者 −６，補正の対象 （１）明細書の図面の簡単な説明の欄。 （２）図面 ７、　補正の内容 （１１明細書中第９頁第１桁ないし第１桁の「第７図図
は・・・示す図、」を「第７図（２）はスパッタエッチ
前の半導体結晶構造の断面を示すＳＥＭ写真、第７図（
ｌはスパッタエッチ後の半導体結晶構造の断面を示すＳ
ＥＭ写真、」と訂正する。 １２１図中、第７図を別紙のとおり補正する。 以　　上 手続補正書（自発） 特許庁長官殿 １、事件の表示　　　　特願昭ｉ＠−１９４１４号２、
発明の名称 半導体装置の製造法 ３、補正をする者 ４、代理人 ６、補正の対象 （１）明細書の発明の詳細な説明の欄 （２）図面 ６、補正の内容 （１）明細書中筒８買＠１２行目Ｋ「ＣＶＤＩＪ　とあ
るのをｊｃＶＤ、Ｊと訂正する。 （２）同、第４頁第６行目に「安定性マスクとなる」と
あるのを「安定性、マスクとなる」と訂正する。 （３）同、第４頁第９行ないし１０行目に「大きくなる
」とあるのを「大きく反る」と訂正する。 （４）同、第７頁第１８行目に「スパッタエッチ前で」
とあるのを「スパッタエッチ前の半導体結晶構造の断面
を示すＳＥＭ写真、」と訂正する。 （５）同、第７頁第１４行目に「を示す断面写真である
。」とあるのを「の半導体結晶構造の断面を示すＳＥＭ
写真である。」と訂正する◎（６）図面中、第７図（ｆ
ｌを別紙のとおり訂正する。 以上

Claims (1)

1. 【特許請求の範囲】 １、第１の電極配線上に、第１の絶縁膜を形成し、第１
   の絶縁膜上に、第２の絶縁膜を形成する工程、上記第１
   の絶縁膜および第２の絶縁膜上に写真製版技術により一
   所定の領域にスルーホールのホト・レジストのパターン
   を形成する工程、当該ホト・レジストをマスクとして、
   第２の絶縁膜をエツチングする工程、上記ホト・レジス
   トを除去したのち、スパッタ・エツチングにより、スル
   ー・ホール部分の第１の絶縁膜をエツチングすると同時
   に、第２の絶縁膜の所定の膜厚をエツチングする工程、
   および、上記第２の絶縁膜上に第・２の電極配線を設け
   る工程を°含む半導体装置の製造法。 ２、第１の絶縁膜として、プラズマＣＶＤ法による窒化
   シリコン膜を用い、第２の絶縁膜として、酸化シリコン
   膜又は、リンガラス膜を用いることを特徴とする特許 導体装置の製造法。 ８、第１の絶縁膜の膜厚を０．１〜０．８μｍとし、第
   ２の絶縁膜の膜厚を０．８〜Ｂ．ＯＩｌｍとすることを
   特徴とする上記特許請求の範囲第１項記載の半導体装置
   の製造法。 ４、第１及び第２の絶縁膜のスパッタ・エツチングと、
   第２の絶縁膜上に形成する第２の電極配線のスパッタリ
   ングを同一の装置内で引き続いて行うことを特徴とする
   上記特許請求の範囲第１項記載の半導体装置の製造法。