JPS625399B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は時分割デイジタル交換機におけるメモ
リ・スイツチ回路に関するものである。

時分割デイジタル交換機においては、共通線上
に時分割多重化された通話チヤネルを交換するた
めに、共通線上でのチヤネル位相を変換するメモ
リ・スイツチ回路が用いられる。メモリ・スイツ
チ回路は、共通線上に時分割多重化された各通話
チヤネルの内容を書込み、かつ読出すための通話
路メモリと、チヤネル位相を変換するための制御
情報を記憶する制御メモリとから構成される。共
通線上の各通話チヤネルの内容を、制御メモリに
記憶された制御情報を書込みアドレスとして通話
路メモリに書込み、かつ書込まれた内容を通話路
メモリの先頭アドレスのものから順次読み出すこ
とによつて、同一共通線上での各チヤネルのチヤ
ネル位相を変換することが可能である。逆に各通
話チヤネルの内容を先頭アドレスから順次通話路
メモリに書込み、書込まれた内容を制御メモリに
記憶された制御情報を読出しアドレスとして読出
すことによつてもチヤネル位相を変換することが
可能である。

共通線の時分割多重度をｎとすると、このよう
なメモリ・スイツチ回路は入線ｎ本、出線ｎ本の
空間分割形格子スイツチと等価である。

多重度ｎの上限はメモリの動作速度によつて制
限されるがｎを大きくするほど等価的な格子スイ
ツチのサイズを大きくすることができ、一般的に
は少ないハードウエア量で大容量の交換機を実現
することが可能となる。その結果交換機の構成も
極めて単純なものとすることができる。

従来かかる大容量のメモリ・スイツチ回路は、
通話信号ｎチヤネル分の容量を有する通話路メモ
リと、チヤネル位相変換情報ｎチヤネルの容量を
有する制御メモリとを、ともに多重度ｎによつて
定まる共通線の速度に対応した動作速度を有する
高速メモリによつて構成することにより実現され
ていた。この方法では小容量のメモリ・スイツチ
回路と同一の制御方法をとることができて構成は
簡単になるが、極めて多量の高速メモリとそれら
を制御するための高速論理回路が必要である。

ただし、後述するように、制御メモリについて
はバンク分けを行なうことにより、低速化をはか
ることも可能である。一般に高速メモリは素子当
りの記憶容量が少なくまた高価で消費電力も大き
い。したがつて従来方式により前記大容量メモ
リ・スイツチ回路を構成する場合にはハードウエ
ア、コストおよび消費電力の増大が避けられな
い。また高速論理回路も回路規模が増大するに従
つて設計、製造、保守には多大な努力が必要とな
る。

本発明は、従来方式のかかる欠点を軽減して、
低速メモリおよび低速論理回路と必要最小限の高
速メモリおよび高速論理回路とを組み合せること
により、ハードウエア量および消費電力が少なく
しかも低コストの大容量メモリ・スイツチ回路を
得んとするものである。

すなわち本発明によれば、高速時分割デイジタ
ル共通線上のチヤネル位相を変換するためのメモ
リ・スイツチ回路において、第１の高速時分割デ
イジタル共通線の速度に対応した動作速度を持
ち、前記共通線上に多重化されたチヤネルを複数
個の連続するチヤネル群に分割し、前記チヤネル
群ごとにチヤネル群のなかでのチヤネル位相を変
換して第２の高速時分割デイジタル共通線に出力
する機能を有する第１のメモリ・スイツチと、前
記第２の共通線上に多重化されたチヤネルを一定
の個数ごとに選択結合して前記第１および第２の
共通線よりも速度の低い複数の第１の低速時分割
デイジタル共通線を形成する時分割多重分離回路
と、前記低速共通線上に多重化されたすべてのチ
ヤネルのチヤネル位相を変換して第２の低速時分
割デイジタル共通線に出力する機能を有する前記
第１の低速共通線ごとに設けられた第２のメモ
リ・スイツチと、複数の前記第２の低速共通線を
多重化して前記第１および第２の高速共通線と等
しい速度を有する第３の高速時分割デイジタル共
通線を形成する時分割多重化回路と、前記第３の
高速共通線上に多重化されたチヤネルに対して前
記第１のメモリ・スイツチと全く同じ機能を果た
し、かつ前記第１のメモリ・スイツチと全く同じ
動作速度を有する第３のメモリ・スイツチとから
成るメモリ・スイツチ回路が得られる。

以下本発明を図面を参照して詳細に説明する。

第１図は大容量メモリ・スイツチ回路の従来方
式を示す図である。第１図において、通話路メモ
リ１１は、入力側時分割デイジタル共通線１３上
に多重化された各通話チヤネルの内容を、入力端
子１５に加えられるチヤネル番号を書込みアドレ
スとして記憶し、また記憶内容を制御メモリ１２
の前記チヤネル番号のアドレス位置に記憶された
内容を読出しアドレスとして出力側時分割デイジ
タル共通線１４上に読出す。制御メモリ１２に
は、出力側共通線１４上のチヤネル番号をアドレ
スとして変換されるべき入力側共通線１３上のチ
ヤネル番号が記憶されている。このようにして入
力側時分割デイジタル共通線上のチヤネルを出力
側時分割デイジタル共通線上の任意のチヤネルに
変換することが可能である。

また制御メモリ１２に入力側共通線１３上のチ
ヤネル番号をアドレスとして、変換されるべき出
力側共通線１４上のチヤネル番号を記憶し、制御
メモリ１２の出力を書込みアドレスとして前記共
通線１３上に多重化された各通話チヤネルの内容
を通話路メモリ１１に記憶し、記憶内容を入力端
子１５に加えられるチヤネル番号を読出しアドレ
スとして出力側共通線１４上に読出すことによつ
ても前記チヤネル変換機能を実現することができ
る。通話路メモリと制御メモリにおいて前記二種
類のチヤネル変換機能実現法は常に可能であるの
で、以後の説明においては一方についてのみ説明
することとする。

第１図からも明らかなように従来方式の長所は
構成および制御が単純なことであるが、一方時分
割デイジタル共通線１３，１４の多重度ｎに比例
した速度と容量を有する通話路メモリおよび制御
メモリが必要となる。高速メモリは技術開発の最
先端にあるため一般に素子当りの記憶容量が小さ
く、また消費電力も大きくしかも高価である。し
たがつてこのような高速メモリを用いる従来方式
は、素子数の増大、ハードウエア量の増大、消費
電力の増大、コストの増大という欠点を有する。

ただし、先に述べたように、制御メモリについ
てはバンク分けを行なうことにより、低速化をは
かることが可能である。第２図は制御メモリをバ
ンク分けした第２の従来方式を示す図である。第
２図においてメモリ２３は第１番目の制御メモ
リ、メモリ２４は第ｌ番目の制御メモリであり、
入力側時分割デイジタル共通線２５上に多重化さ
れた通話チヤネルのチヤネル位相を変換するため
の制御情報をｌ個のメモリにより分担して記憶す
る。すなわち第１チヤネル、第ｌ＋１チヤネル、
第２ ｌ＋１チヤネル………に関する制御情報を
第１の制御メモリ２３に、第ｌチヤネル、第２
ｌチヤネル、第３ ｌチヤネル………に関する制
御情報を第ｌの制御メモリ２４に記憶する。入力
端子２７に加えられるチヤネル番号がｌ個歩進す
るごとに前記ｌ個の制御メモリは各々１個の制御
情報を出力し、時分割多重化回路２２はそれらの
出力を多重化して時分割デイジタル共通線２５お
よび２６の速度に対応した速度を持つ制御情報と
し、通話路メモリ２１に供給する。通話路メモリ
２１は前記制御情報にもとづいて、第１図におけ
る通話路メモリ１１と全く同様に、入力側共通線
２５上の通話チヤネルの位相を変換して出力側共
通線２６に出力する。したがつて制御メモリ２
３，２４としては通話路メモリ２１Ｂの1/lの動
作速度しかない低速のメモリを使用することがで
きる。

第３図は本発明の第１の実施例を示す図であ
る。第３図において、メモリ・スイツチ回路３１
は、入力側時分割デイジタル共通線４５の速度に
対応する高速度のメモリ・スイツチ回路で、前記
共通線４５上に多重化されたｎ個のチヤネルを連
続するｍ個のチヤネルの群の集合とみなし、各群
ごとに群内でのチヤネル位相を変換して時分割デ
イジタル共通線４６に出力する機能を果たす。前
記メモリ・スイツチ回路３１は通話路メモリ３２
および制御メモリ３３から構成される。通話路メ
モリ３２は前記共通線４５の速度に対応した動作
速度と2mチヤネル分の容量を有する高速メモリ
である。既に書込まれた群のｍチヤネルの読出し
と、新しい群のｍチヤネルの書込みを並行して行
なうために、２倍の容量が必要である。また制御
メモリ３３へは通話路メモリ３２と等しい動作速
度と、ｍチヤネル内でのチヤネル位相変換情報を
ｎチヤネル分記憶する容量を有する高速メモリで
ある。前記共通線４６は時分割多重分離回路３４
によつて、l′本の多重度ｋ（＝n/l′）の低速時分
割デイジタル共通線に変換される。

すなわち、前記共通線４６上の第１チヤネル、
第l′＋１チヤネル、第２ l′＋１チヤネル………
は第１の低速共通線４７上のチヤネルに、第l′チ
ヤネル、第２ l′チヤネル、第３ l′チヤネル…
……は第ｌの低速共通線４８上のチヤネルに変換
される。第１の低速共通線４７上の各チヤネルは
メモリ・スイツチ回路３５によつて、第l′の低速
共通線４８上の各チヤネルはメモリ・スイツチ回
路３８によつて各々チヤネル位相が変換され、
各々低速時分割デイジタル共通線４９，５０に出
力される。メモリ・スイツチ回路３５および３８
は前記メモリ・スイツチ回路３１の1/l′の動作速
度があればよく、通話路メモリ３６，３９および
制御メモリ３７，４０は低速メモリによつて構成
することができる。なお通話路メモリ３６，３９
は各々通話信号ｋチヤネル分の容量があればよ
く、また制御メモリ３７，４０はｋチヤネル内で
のチヤネル位相変換情報をｋチヤネル分記憶する
容量があればよい。このようにして前記メモリ・
スイツチ回路３５，３８によつてチヤネル位相変
換された低速共通線４９，５０は時分割多重化回
路４１によつて再び多重度ｎの高速速時分割デイ
ジタル共通線５１に変換される。メモリ・スイツ
チ回路４２は、前記メモリ・スイツチ回路３１と
全く同じ構成と速度を有する高速度のメモリ・ス
イツチ回路で、前記共通線５１上の各チヤネルに
対して前記メモリ・スイツチ回路３１と全く同じ
機能を実現する。

第６図に本発明によるチヤネル変換の例を示
す。第６図は第３図における共通線４５，４６，
４７，４９，５１，５２上の各フレームの相対的
な関係を表わしている。共通線４５，４６，５
１，５２は高速共通線であり、１フレーム中にｎ
個のチヤネルが存在する。同図に示すようにｎ個
のチヤネルはさらに連続するｍ個のチヤネルから
なるサブフレームに分けられる。一方共通線４
７，４９は低速共通線であり、１フレーム中に
n/l′チヤネルが存在する。第３図におけるメモ
リ・スイツチ回路３１，４２は上記ｍチヤネルか
らなるサブフレーム中のチヤネル位相を変換する
ものであり、メモリ・スイツチ回路３５は全フレ
ーム（但しn/l′チヤネル）中のチヤネル位相を変
換するものである。また共通線４６と４７、共通
線４９と５１は各々時分割多重分離回路３４、時
分割多重化回路４１によつて結合されており、
各々の共通線上のチヤネルの対応関係は固定的で
ある。以上の構成において、共通線４５上のチヤ
ネルａを共通線５２上のチヤネルｆに変換する過
程が第６図に示されている。すなわち共通線４５
上のチヤネルａは、まずメモリ・スイツチ回路３
５によつて共通線４６上のチヤネルｂに変換さ
れ、これはさらに時分割多重分離回路３４によつ
て低速共通線４７上のチヤネルｃに変換される。
チヤネルｂとｃの関係は固定的であり、第６図で
はこれを点線で示している。共通線４７上のチヤ
ネルｃはメモリ・スイツチ回路３５によつて共通
線４９上のチヤネルｄに変換され、これはさらに
時分割多重化回路４１によつて固定的に対応関係
が定まつている共通線５１上のチヤネルｅに変換
される。チヤネルｅはさらにメモリ・スイツチ回
路４２によつて共通線５２上のチヤネルｆに変換
される。以上のようにして入共通線４５上の任意
のチヤネルは、出共通線５２上の任意のチヤネル
に変換可能である。またこの変換過程において、
メモリ・スイツチ回路３５および３８はｍチヤネ
ルからなるサブフレーム間の乗替えを行なう機能
を果たし、メモリ・スイツチ回路３１は複数存在
するサブフレーム間の乗替えのための入口の１つ
を選択する機能を果たし、メモリ・スイツチ回路
４２はサブフレーム間を乗替えたチヤネルを、同
一サブフレーム内の所望の宛先チヤネルに変換す
る機能を果すものである。

第３図の大容量メモリ・スイツチ回路の空間分
割形等価回路網は、第４図のような３段構成の回
路網であり、入力側時分割デイジタル共通線上の
任意のチヤネルから出力側時分割デイジタル共通
線上の任意のチヤネルへの位相変換が可能であ
る。またｍ、l′、ｋを選択することにより内部閉
塞率を十分小さくすることが可能である。

本実施例によれば高速の通話路メモリを大幅に
削減することができ、効果が大きい。

第５図は本発明の第２の実施例であり、第３図
における第１のメモリ・スイツチ回路３１および
第３のメモリ・スイツチ回路４２の制御メモリ３
３および４４を、第２図と同様にして、第１の低
速制御メモリ５４，５７および第ｌの低速制御メ
モリ５５，５８と、前記低速制御メモリの出力を
時分割多重化して通話路メモリ３２および４３に
供給する時分割多重化回路５３，５６とで置換え
たものである。このようにすれば制御メモリはす
べて低速メモリで構成することができるので、さ
らに、高速メモリの所要量を大きく減らすことが
できる。本発明による通話路メモリにおける高速
メモリ削減効果を次に示す。例えばｎ＝4096と
し、１チヤネルの通話信号は８ビツトで構成され
るとすると従来の第２の例である第２図の方法で
はlog₂4096＝12であるから ｌ＝16とすると 通話路メモリ：高速メモリ 8bit×4096 制御メモリ：低速メモリ 12bit×256×16 となる。

一方本発明の第２の実施例である第５図の方法
ではｍ＝256、ｌ＝l′＝16、ｋ＝256とすると、 通話路メモリ：高速メモリ 8bit×512×２ 低速メモリ 8bit×256×16 制御メモリ：低速メモリ 8bit×256×64 となり高速メモリの所要量は、従来方式の場合の
1/4でよく効果は極めて大きい。この場合低速メ
モリの所要量は増加するが、低速メモリについて
は大容量の素子が利用できるのであまり問題には
ならない。

メモリ・スイツチとしての接続品質について
は、空間分割形等価回路網が第４図のようになり
内部閉塞率Ｂは次式のように表わせる。

ただし、ｐはチヤネルの使用率である。

例えば前記のｎ＝4096、ｍ＝256、l′＝16、ｋ
＝256の場合には、ｐ＝0.9のときでもＢ＝2.7×
10^-8であり、内部閉塞率は０とみなせる。

以上実施例１、実施例２で説明したように、本
発明によれば少数の高速メモリおよび時分割多重
化回路等の高速論理回路に低速メモリおよび低速
論理回路を組合せることにより、高速の時分割デ
イジタル通話路上のチヤネル位相を変換するため
の大容量メモリ・スイツチ回路を構成することが
可能である。したがつて従来方式に比してハード
ウエア量、消費電力およびコストの点で有利な大
容量メモリ・スイツチ回路を得ることができ、そ
の効果は非常に大きいものである。

なお本発明は直列形時分割デイジタル共通線、
並列形時分割デイジタル共通線を問わず適用可能
なものである。

【図面の簡単な説明】

第１図は従来の大容量メモリ・スイツチ回路を
示すブロツク図、第２図は従来の大容量メモリ・
スイツチ回路の第２の例を示すブロツク図、第３
図は本発明の第１の実施例を示すブロツク図、第
４図は第１の実施例の空間分割形等価回路を示す
図、第５図は第１の実施例における高速メモリ・
スイツチ回路の実施態様を示す、第６図は、第３
図におけるチヤネル位相変換の一例を示す説明図
である。 図において、３１，４２は高速メモリ・スイツ
チ回路、３５，３８は低速メモリ・スイツチ回
路、２１，３２，４３は高速通話路メモリ、３
６，３９は低速通話路メモリ、３３，４４は高速
制御メモリ、２３，２４，３７，４０，５４，５
５，５７，５８は低速制御メモリ、２２，４１，
５３，５６は時分割多重化回路、３４は時分割多
重分離回路である。

Claims (1)

【特許請求の範囲】
1. １ 高速時分割デイジタル共通線上のチヤネル位
   相を変換するためのメモリ・スイツチ回路におい
   て、第１の高速時分割デイジタル共通線の速度に
   対応した動作速度を持ち、前記共通線上に多重化
   されたチヤネルを複数個の連続するチヤネル群に
   分割し、前記チヤネル群ごとにチヤネル群のなか
   でのチヤネル位相を変換して第２の高速時分割デ
   イジタル共通線に出力する機能を有する第１のメ
   モリ・スイツチと、前記第２の共通線上に多重化
   されたチヤネルを一定の個数ごとに選択結合して
   前記第１および第２の共通線よりも速度の低い複
   数の第１の低速時分割デイジタル共通線を形成す
   る時分割多重分離回路と、前記低速共通線上に多
   重化されたすべてのチヤネルのチヤネル位相を変
   換して第２の低速時分割デイジタル共通線に出力
   する機能を有する前記第１の低速共通線ごとに設
   けられた第２のメモリ・スイツチと、複数の前記
   第２の低速共通線を多重化して前記第１および第
   ２の高速共通線と等しい速度を有する第３の高速
   時分割デイジタル共通線を形成する時分割多重化
   回路と、前記第３の高速共通線上に多重化された
   チヤネルに対して、前記第１のメモリ・スイツチ
   と全く同じ機能を果たし、かつ前記第１のメモ
   リ・スイツチと全く同じ動作速度を有する第３の
   メモリ・スイツチとから成ることを特徴とするメ
   モリ・スイツチ回路。