JPS6224997B2

JPS6224997B2 -

Info

Publication number: JPS6224997B2
Application number: JP10893279A
Authority: JP
Inventors: Takao Takeuchi
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1979-08-27
Filing date: 1979-08-27
Publication date: 1987-06-01
Also published as: JPS5632897A

Description

【発明の詳細な説明】本発明は時分割デイジタル交換機における時分
割交換回路網に関するものである。

時分割デイジタル交換機の時分割交換回路網に
おいては、共通線上に時分割多重化された通話チ
ヤネルを交換するために、共通線上でのチヤネル
位相を変換するメモリ・スイツチ回路が用いられ
る。メモリ・スイツチ回路は共通線上に時分割多
重化された各通話チヤネルの内容を書込み、かつ
読出すための通話路メモリと、チヤネル位相を変
換するための制御情報を記憶する制御メモリとか
ら構成される。共通線上の各通話チヤネルの内容
を、制御メモリに記憶された制御情報を書込みア
ドレスとして通話路メモリに書込み、かつ書込ま
れた内容を通話路メモリの先頭アドレスのものか
ら順次読出すことによつて、同一共通線上での各
チヤネルのチヤネル位相を変換することが可能で
ある。逆に各通話チヤネルの内容を先頭アドレス
から順次通話路メモリに書込み、書込まれた内容
を制御メモリに記憶された制御情報を読出しアド
レスとして読出すことによつてもチヤネル位相を
変換することが可能である。共通線の時分割多重
度をｎとすると、このようなメモリ・スイツチ回
路は入線ｎ本、出線ｎ本の空間分割形格子スイツ
チと等価である。

多重度ｎの上限はメモリの動作速度によつて制
限されるが、ｎを大きくするほど等価的な格子ス
イツチのサイズを大きくすることができ、一般的
には少ないハードウエア量で大容量の交換機を実
現することが可能となる。その結果交換機の構成
も極めて単純なものとすることができる。

したがつて複数の共通線間の交換を行なう場合
にも、それらをさらに多重化して多重度Ｎ（＞
ｎ）の単一の高速共通線とし、その高速共通線に
対してメモリ・スイツチ回路を導入して所望の交
換機能を実現する方法は有効である。

従来かかる時分割交換回路網として、通話信号
Ｎチヤネル分の容量を有する通話路メモリと、チ
ヤネル位相変換情報Ｎチヤネル分の容量を有する
制御メモリとを、共に多重度Ｎによつて定まる共
通線の速度に対応した動作速度を有する高速メモ
リによつて構成する大容量のメモリ・スイツチ回
路が用いられている。あるいは通話路メモリを高
速メモリによつて、制御メモリを複数個の低速メ
モリとそれらの出力を多重化する時分割多重化回
路とによつて構成するメモリ・スイツチ回路が用
いられていた。これらの方法では小容量のメモ
リ・スイツチ回路と同一の制御方法をとることが
できて構成は簡単になるが、極めて多量の高速メ
モリとそれらを制御するための高速論理回路が必
要である。一般に高速メモリは素子当りの記憶容
量が少なく、また高価で消費電力も大きい。した
がつて従来方式により前記の時分割交換回路網を
構成する場合には、ハードウエア量、コストおよ
び消費電力の増大が避けられない。また高速論理
回路も回路規模が増大するに従つて設計、製造、
保守には多大な努力が必要となる。

また従来方式においては交換回路網が一個所に
集中して設けられるため、障害が発生した場合に
は交換機全体の交換機能が停止する恐れがある。
さらに交換機の容量に応じて交換回路網の一部分
のみを実装することが難しいため最初は比較的小
容量で運用する交換機の場合も、最終時の大容量
の場合と同量のハードウエア規模が必要となり、
効率が悪い。

本発明は、従来方式のかかる欠点を軽減して、
低速メモリおよび低速論理回路と必要最小限の高
速メモリおよび高速論理回路とを組合せることに
より、ハードウエア量および消費電力が少なく、
低コストでしかも交換機の容量に応じたハードウ
エアの増設あるいは節約が容易で、かつ信頼度も
高い時分割交換回路網を得んとするものである。

すなわち本発明によれば、複数の時分割デイジ
タル共通線上の任意のチヤネルを交換する時分割
交換回路網において、複数の第１の時分割デイジ
タル共通線ごとに設けられて、前記共通線の速度
に応じた動作速度を持ち、前記共通線上に多重化
されたすべてのチヤネルのチヤネル位相を変換し
て各々第２の時分割デイジタル共通線に出力する
機能を有する第１のメモリ・スイツチと、複数の
前記第２の共通線を多重化して第３の時分割デイ
ジタル共通線を形成する時分割多重化回路と、前
記第３の共通線の速度に対応した動作速度を持
ち、前記第３の共通線上に多重化されたチヤネル
を複数個の連続するチヤネル群に分割し、前記チ
ヤネル群ごとにチヤネル群のなかでのチヤネル位
相を変換して第４の時分割デイジタル共通線に出
力する機能を有する第２のメモリ・スイツチと、
前記第４の共通線上に多重化されたチヤネルを一
定の個数ごとに選択結合して、前記第１および第
２の共通線と等しい速度を有する複数の第５の時
分割デイジタル共通線を形成する時分割多重分離
回路と、前記第５の共通線上に多重化されたチヤ
ネルに対して、前記第１のメモリ・スイツチと全
く同じ機能を果たし、かつ前記第１のメモリ・ス
イツチと全く同じ動作速度を有する第３のメモ
リ・スイツチとから成ることを特徴とする時分割
交換回路網が得られる。

以下本発明を図面を参照して詳細に説明する。
第１図は時分割交換回路網の従来方式を示す図
で、時分割デイジタル共通線１１，１２は時分割
多重化回路１３によつて多重化され、単一の高速
時分割デイジタル共通線１４上に出力される。通
話路メモリ１５は時分割デイジタル共通線１４上
に多重化された各通話チヤネルの内容を、入力端
子１７に加えられるチヤネル番号を書込みアドレ
スとして記憶し、また記憶内容を制御メモリ１６
の前記チヤネル番号のアドレス位置に記憶された
内容を読出しアドレスとして高速時分割デイジタ
ル共通線１８上に読出す。制御メモリ１６には、
出力側共通線１８上のチヤネル番号をアドレスと
して、変換されるべき入力側共通線１４上のチヤ
ネル番号が記憶されている。このようにして入力
側時分割デイジタル共通線上のチヤネルを出力側
時分割デイジタル共通線上の任意のチヤネルに変
換することが可能である。

また制御メモリ１６に入力側共通線１４上のチ
ヤネル番号をアドレスとして、変換されるべき出
力側共通線１８上のチヤネル番号を記憶し、制御
メモリ１６の出力を書込みアドレスとして、前記
共通線１４上に多重化された各通話チヤネルの内
容を通話路メモリ１５に記憶し、記憶内容を入力
端子１７に加えられるチヤネル番号を読み出しア
ドレスとして出力側共通線１８上に読み出すこと
によつても前記チヤネル変換機能を実現すること
ができる。通話メモリと制御メモリにおいて、前
記２種類のチヤネル変換機能実現法は常に可能で
あるので、以後の説明においては一方についての
み説明することとする。

通話路メモリ１５から出力された高速時分割デ
イジタル共通線１８上の各チヤネルは、時分割多
重化回路１９によつて一定の個数ごとに選択結合
されて、時分割デイジタル共通線１１，１２と等
しい速度および多重度を有する時分割デイジタル
共通線２０，２１に出力される。このようにして
入力側共通線１１，１２上の任意のチヤネルを出
力側共通線２０，２１のうちの任意の共通線の任
意のチヤネルに変換することが可能であり、時分
割交換回路網が実現される。

第１図から明らかなように、従来方式の長所は
構成および制御が単純なことであるが、一方高速
時分割デイジタル共通線１４，１８の多重度に比
例した速度と容量を有する通話路メモリおよび制
御メモリが必要となる。高速メモリは技術開発の
最先端にあるため、一般に素子当りの記憶容量が
小さく、また消費電力も大きくしかも高価であ
る。したがつてこのような高速メモリを用いる従
来方式は、素子数の増大、ハードウエア量の増
大、消費電力の増力、コストの増大という欠点を
有する。

また従来方式では、交換機能が通話路メモリ１
５と制御メモリ１６に集中し、しかもこれらのメ
モリは速度や容量を可変にしたり、別々の装置に
分散して設置したりすることが比較的困難なた
め、１つの装置内で、予め定められた速度と容量
で動作するように構成される。したがつて、交換
回路網に障害が発生した場合には、交換全体の交
換機能が停止する恐れがある。また、時分割デイ
ジタル共通線１１，１２および２０，２１の本数
にかかわらず同量のハードウエア規模が必要とな
るので小容量時の交換機については効率が悪くな
る。なお制御メモリについては、第２図に示すよ
うに低速メモリ２３，２４とそれらの出力を多重
化して通話路メモリ１５に供給する時分割多重化
回路２２とによつて構成することも可能である
が、通話路メモリ１５についてはやはり高速メモ
リが必要であり、前述の欠点はやはり同様であ
る。

第３図は本発明の一実施例を示す図で、第１の
時分割デイジタル共通線３１（多重度＝ｎ）上の
各チヤネルは、メモリスイツチ回路３２によつ
て、第ｌの時分割デイジタル共通線３６（多重度
＝ｎ）上の各チヤネルはメモリ・スイツチ回路３
７によつて、各々チヤネル位相が変換され、各々
時分割デイジタル共通線３５，４０に出力され
る。通話路メモリ３３，３８は各々通話信号ｎチ
ヤネル分の容量を持ち、また制御メモリ３４，３
９はｎチヤネル内でのチヤネル位相変換情報をｎ
チヤネル分記憶する容量を持つ。このようにして
前記メモリ・スイツチ回路３２，３７によつてチ
ヤネル位相変換された共通線３５，４０は、時分
割多重化回路４１によつて、多重度Ｎ＝ｎ×ｌの
単一の高速時分割デイジタル共通線４２に変換さ
れる。メモリ・スイツチ回路４３は入力側共通線
４２の速度に対応する高速度のメモリ・スイツチ
回路で、前記共通線４２上に多重化されたＮ個の
チヤネルを連続するｍ個のチヤネルの群の集合と
みなし、各群ごとに群内でのチヤネル位相を変換
して高速時分割デイジタル共通線４６に出力する
機能を果たす。前記メモリ・スイツチ回路４３は
通話路メモリ４４および制御メモリ４５から構成
される。通話路メモリ４４は前記共通線４２の速
度に対応した動作速度と、2mチヤネル分の容量
を有する高速メモリである。（既に書込まれた群
のｍチヤネルの読み出しと、新しい群のｍチヤネ
ルの書込みを並行して行なうために２倍の容量が
必要である。）また制御メモリ４５は、通話路メ
モリ４４と等しい動作速度とｍチヤネル内でのチ
ヤネル位相変換情報をＮチヤネル分記憶する容量
を有する高速メモリである。このようにしてチヤ
ネル位相が変換され、出力された前記共通線４６
は時分割多重分離回路４７によつて、再びｌ本の
多重度ｎの時分割デイジタル共通線に変換され
る。すなわち前記共通線４６上の第１チヤネル、
第ｌ＋１チヤネル、第2l＋１チヤネル…は第１の
共通線４８上のチヤネルに、第ｌチヤネル、第2l
チヤネル、第3lチヤネル…は第ｌの共通線５３上
のチヤネルに変換される。

第６図に共通線３５，４０から共通線４８，５
３へ至る過程でのチヤネル位相の変換例を示す。
但し、ｎ＝４、ｌ＝４、Ｎ＝ｎ×ｌ＝16、ｍ＝４
とする。すなわち、共通線３５上のチヤネルa₁…
a₄、共通線４０上のチヤネルd₁…d₄は時分割多重
化回路４１によつて共通線４２上に多重化された
後、メモリスイツチ回路４３によつてｍ（＝４）
個ずつのグループに分割され、同一グループ内で
のチヤネルの順序すなわち位相を変換され、共通
線４６に出力される。共通線４６上のチヤネル
は、時分割多重分離回路４７によつて、共通線４
８，５３上のチヤネルに変換される。時分割多重
化回路４１、時分割多重分離回路４７によるチヤ
ネルの変換は固定的なものであり（第６図に点線
を用いた矢印で示す）、非固定的なチヤネル変
換、すなわち交換動作はメモリ・スイツチ４３に
よつて行なわれる（第６図に実線を用いた矢印で
示す）。以上のようにして、異なる共通線間のチ
ヤネルの乗り入れが可能となる。なお、先にも述
べたように、通話路メモリ４０は2mチヤネル分
のメモリをｍチヤネルずつの２群に分割し、各々
の読出しと書込みを交互に切替えて行なうため、
第６図に示すように共通線４２と共通線４６のフ
レーム位相はｍチヤネル分だけずれることとな
る。

メモリ・スイツチ回路４９，５４は前記メモ
リ・スイツチ回路３２，３７と全く同じ構成と速
度を有するメモリ・スイツチ回路で前記共通線４
８，５３上の各チヤネルに対して前記メモリ・ス
イツチ回路３２，３７と全く同じ機能を実現す
る。

前記メモリ・スイツチ回路３２，３７および４
９，５４は、前記メモリ・スイツチ回路４３の1/
ｌの動作速度があればよく、通話路メモリ３３，
３８，５０，５５および制御メモリ３４，３９，
５１，５６は低速メモリで構成することができ
る。したがつて高速メモリを節約する上で極めて
有効である。また第４図のように、第３図におけ
るメモリ・スイツチ回路４３の制御メモリ４５
を、第２図の例と同様にして第１の低速制御メモ
リ５８および第l′の低速制御メモリ５９と、前記
低速制御メモリ５８，５９の出力を時分割多重化
して通話路メモリ４４に供給する時分割多重化回
路６０によつて置き換えれば、制御メモリはすべ
て低速メモリで構成することができ、高速メモリ
の所要量をさらに大きく減らすことができる。

第３図および第４図の時分割交換回路網の空間
分割形等価回路網は第５図のような３段構成の回
路網であり、入力側時分割デイジタル共通線上の
任意のチヤネルから出力側の任意の時分割デイジ
タル共通線上の任意のチヤネルへの位相変換が可
能である。またｍ，ｌを選択することにより、内
部閉塞率を十分小さくすることが可能である。

例えばＮ＝4096とし、１チヤネルの通話信号は
８ビツトで構成されるとすると、従来の方法では
log₂4096＝12であるから通話路メモリ：高速メモリ 8bit×4096 制御メモリ：高速メモリ 12bit×4096 （または低速メモリ 12bit×256×16……第
２図でｋ＝16とした場合））が必要である。一方本発明の第３図の実施例では
ｎ＝256、ｍ＝256、ｌ＝16とすると、通話路メモリ：高速メモリ 8bit×512 低速メモリ 8bit×256×32 制御メモリ：高速メモリ 8bit×4096 低速メモリ 8bit×256×32 となつて高速メモリの所要量は従来方式（第１図
の場合）に比べて9/20に減少する。

さらに第３図における高速制御メモリ４５を低
速制御メモリと時分割多重化回路で置換えた第４
図の方法ではｋ＝16とすると通話路メモリ：高速メモリ 8bit×512 低速メモリ 8bit×256×32 制御メモリ：低速メモリ 8bit×256×48 となり、高速メモリの所要量は第１図の場合の1/
２０、第２図の場合と比べても1/8となり、効果は
極めて大きい。この場合低速メモリの所要量は増
加するが、低速メモリについては大容量の素子が
利用できるのであまり問題にはならない。

また交換回路網としての接続品質については、
第５図に示した空間分割形等価回路網から内部閉
塞率Ｂは次式のように表わせる。

ただしｐはチヤネルの使用率である。例えば前
記のＮ＝4096、ｎ＝256、ｌ＝16、ｍ＝256の場合
には、ｐ＝0.9のときでもＢ＝2.7×10^-8であり、
内部閉塞率はほとんど０とみなせる。

一方第３図および第４図の時分割交換回路網で
は、交換機能がメモリ・スイツチ回路３２，３
７、高速メモリスイツチ回路４３およびメモリ・
スイツチ回路４９，５４に分散されており、高速
メモリ・スイツチ回路４３が正常であれば、交換
機全体の交換機能が停止することはない。高速メ
モリ・スイツチ回路部分は従来方式に比べると小
規模かつ低消費電力であり、それだけ信頼度が向
上し、したがつて交換機全体の信頼度の向上につ
ながる。また高速メモリ・スイツチ回路４３およ
び時分割多重化回路４１、時分割多重分離回路４
７を共通部とし、交換すべき時分割デイジタル共
通線の本数に応じてメモリ・スイツチ回路３２お
よび４９等を設置するように構成すれば、共通部
の規模が小さいためほぼ交換機の容量に応じたハ
ードウエア量を有する時分割交換回路網を得るこ
とができる。さらにメモリ・スイツチ回路３２，
３９等は高速メモリ・スイツチ回路４３とは別の
装置に実装することも可能であり、交換機構成の
融通性の向上にも有効である。

以上実施例について説明したように、本発明に
よれば少数の高速メモリおよび時分割多重化回路
等の高速論理回路に低速メモリおよび低速論理回
路を組合せることにより、複数の時分割デイジタ
ル共通線上のチヤネルを交換するための時分割交
換回路網を構成することが可能である。したがつ
て従来方式に比してハードウエア量、消費電力、
コストおよび信頼度の点で有利で、かつ交換機の
容量に応じたハードウエア量と融通性の高い構成
を有する時分割交換回路網を得ることができ、そ
の効果は非常に大きいものである。

なお、本発明は直列形時分割デイジタル共通
線、並列形時分割デイジタル共通線を問わず適用
可能なものである。

【図面の簡単な説明】

第１図および第２図は従来の時分割交換回路網
を示すブロツク図、第３図は本発明の実施例を示
すブロツク図、第４図は第３図の実施例における
高速メモリ・スイツチ回路の実施態様を示すブロ
ツク図、第５図は第３図の実施例の空間分割形等
価回路網を示す図、第６図は本発明の実施例にお
ける共通線上のチヤネル位相変換例を示す図であ
る。図において、４３は高速メモリ・スイツチ回
路、３２，３７，４９，５４は低速メモリ・スイ
ツチ回路、４４は高速通話路メモリ、３３，３
８，５０，５５は低速通話路メモリ、４５は高速
制御メモリ、３４，３９，５１，５６，５８，５
９は低速制御メモリ、４１，６０は時分割多重化
回路、４７は時分割多重分離回路である。

Claims

【特許請求の範囲】１複数の時分割デイジタル共通線上の任意のチ
ヤネルを交換する時分割交換回路網において、複
数の第１の時分割デイジタル共通線ごとに設けら
れて前記共通線の速度に対応した動作速度を持
ち、前記共通線上に多重化されたすべてのチヤネ
ルのチヤネル位相を変換して各々第２の時分割デ
イジタル共通線に出力する機能を有する第１のメ
モリ・スイツチと、複数の前記第２の共通線を多
重化して第３の時分割デイジタル共通線を形成す
る時分割多重化回路と、前記第３の共通線の速度
に対応した動作速度を持ち、前記第３の共通線上
に多重化されたチヤネルを複数個の連続するチヤ
ネル群に分割し、前記チヤネル群ごとにチヤネル
群のなかでのチヤネル位相を変換して第４の時分
割デイジタル共通線に出力する機能を有する第２
のメモリ・スイツチと、前記第４の共通線上に多
重化されたチヤネルを一定の個数ごとに選択結合
して前記第１および第２の共通線と等しい速度を
有する複数の第５の時分割デイジタル共通線を形
成する時分割多重分離回路と、前記第５の共通線
上に多重化されたチヤネルに対して、前記第１の
メモリ・スイツチと全く同じ機能を果たし、かつ
前記第１のメモリ・スイツチと全く同じ動作速度
を有する第３のメモリ・スイツチとから成ること
を特徴とする時分割交換回路網。２第２のメモリ・スイツチにおいて、共通線上
のチヤネル位相を変換するための制御情報を記憶
する制御メモリが、共通線上の各チヤネルの通話
信号を記憶する通話路メモリの速度の整数分の１
の速度で動作する複数個の低速メモリと、前記低
速メモリの出力を多重化するための時分割多重化
回路とによつて構成される特許請求の範囲第１項
記載の時分割交換回路網。３時分割多重化回路、第２のメモリ・スイツチ
および時分割多重分離回路を共通部とし、第１お
よび第３のメモリ・スイツチを共通線の本数に対
応して設置するように構成した特許請求の範囲第
１項記載の時分割交換回路網。