JPS6032450A - 時分割多重回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は時分割多元接続衛星通個方式において多数の低
速信号を高速信号に時分割多重する時分割多重回路に関
する。

〔背景技術〕

時分割多元接続（以下ＴＤＭＡという。）を行う衛星通
信方式においては、参加する各地球局のＴＤＭＡ装置は
多数の低速信号を時分割多重化し、衛星トランスポンダ
上に設定される時間軸上のＴＤＭＡフレームの自局に割
当てられた所定の位置に信号を送出する。

ととるで従来、多数の低速信号の時分割多重化は各信号
毎にパルス信号圧縮回路を設け、仁の回路から出力され
るバースト状信号を合成することによシ、行っていた。

以下、従来例に係る時分割多重回路に説明する。

第１図は従来の時分割多重回路の構成を示すブロック図
、第２図はその動作を説明するだめの概略的タイミング
チャート図である。Ｊ　Ｏ１，１０２゜１０３は信号入
力端子であシ、それぞれに低速信号１．ＩＩ、ＩＩが入
力する。１．２．３はパルス信号圧縮回路であシ、それ
ぞれに入力する低速信号Ｉ、Ｉ、ＩＩＩのパルスを・時
間的に圧縮する。４は制御回路であり、入力端子１０５
から入力するボート番号指定信号に従い所定の低速信号
に対応するパルス信号圧縮回路を指定するとともに、同
様に入力端子１０．５から入力するデータゲート信号に
従い、そのパルス信号圧縮回路から出力される高速信号
の出力タイミングを設定する。

第２図を参照しながら、従来例に係る回路の動作をさら
に詳しく説明する。（ａ）のＡはＴＤＭＡの１フレーム
を示し、（ｂ）はデータゲート信号、（Ｃ）はボート番
号用足信号である。（ｄ）　、　（ｅ）　、　（ｆ）は
、データゲート信号（ｂ）およびボート番４３指定信号
（ｃ）に従い、制御回路４からそれぞれパルス信号圧縮
回路１．２．３に入力するタイツ・スロット信号である
。

入力端子１０１から入力されるＴ　Ｄ　Ｍ　Ａの１フレ
一ム分の低速信号Ｉはパルス信号圧縮回路１で、信号圧
縮されて記憶される。同様に低速信号■。

■もパルス信号圧縮回路２，３でそれぞれ圧縮されて記
憶される。データゲート信号（ｂ）およびボート番号指
定信号（ｅ）によシ、制御回路４で７タイムスロツト信
号が形成されると（（ｄ）　、　（＠）　、　（ｆ））
　、とれらの信号の入力タイミングにょシ各パルス信号
圧縮回路からバースト状の高速信号が出される。これら
の信号は論理和回路５によって合成され、ｌフレーム上
の所定の位置に設定された時分割多重化信号として出力
端子１０４がら出力される。

以上説明するようにパルス信号圧縮回路は低速信号を一
度記憶するため、記憶回路が必要であシ、通常ＲＡＭ　
（Ｒａｎｄａｍ　Ａｏｃｅｓｓ　Ｍｅｍｏｒｙ）　と呼
ハレるメモリＩＣが使用されている。

ところで、このメモリＩＣをパルス信号圧縮回路に使用
する場合、一般にそのメモリの必要数量は、高速信号の
速度、ＴＤＭＡ１７レーム分のビット数に対するメモリ
ＩＣの動作速度およびメモリＩＣの記憶容量によって決
められる。しかしＴＤＭＡは時分割多重化後の信号速度
が高いことおよびＴＤＭＡＩフレームに相当する低速信
号のビット数が比較的小さく、要求されるメモリＩＣの
記憶容量が大きくないととくまた近年メモリＩＣは急激
に大容量化されている。）などから、メモ＋７　Ｉ　Ｃ
の数量はもっばらメモＩＪ　Ｉ　Ｃの動作速度によって
決定される傾向にある。ところで、メモリＩＣの動作速
度に比べて高速信号の速度は高い。

そこでメモリＩＣを並列に動作させることにより必要な
速度を満足させている。

従っていま、高速信号の速度をＶＭｂ／ｓ、メモリＩＣ
の動作速度をＳ　Ｍｂ／ｓとすると、ｎｓ≧Ｖ・・・・
・・・・・（１） の関係を満たすｎ個のＩＣメモリを必要とする。

入力の低速信号数をＮとすると、時分割多重回路全体の
必要メモリＩＣ数は、 Ｍ＝ＮＸｎ≧−Ｖ　−、Ｎ　、、、、、、　（２）とな
る。これは高速信号速度Ｖと低速信号の入力数Ｎが大き
いほど必要メモリ数ｔＪ、多くなることを示している。

ＴＤＭＡ装置は、多数の地球局と同時に通信を行う方式
のうち大容ｈ４、に適しだ通信方式であるから、一般に
低速信号の入力数Ｎも高速信号速度笈Ｖも大きく、従っ
て使用するメモリＩＣ数Ｍも非常に大きくなる。この結
果、ＴＤＭＡ装置に占める時分割多重回路の割合が増加
し、装置〕小形化に反するとともに低電力化の障害とも
なり、従来の時分割多重回路の欠点であった。

〔発明の目的〕

本発明は上記の点に鑑み提案されたものであシ、低速信
号の入力数が増加しあるいは高速信号の速度が大きい場
合においても、使用メモ’ＪＩＣの数を抑えた小形で低
電力の時分割多重回路の提供を目的とする。

〔発明の構成〕

本発明は入力する複数の低速信号の信号構成ビット列を
所定の配列に変換する第１の配列変換回路と、制御回路
と、制御回路の第１の制御信号により一低速信号の構成
ビット列を分割して同時読出しが可能に番地を対応づけ
て第１の配列変換回路の出力信号を記憶し、かつ記憶さ
れた信号を制御回路の第２の制御信号により高速で並列
に読出される複数の記憶回路と、低速信号の種類に応じ
て出力される制御回路の第３の制御信号によシ、複数の
記憶回路から読出される信号列の配列を適宜変換する第
２の配列変換回路とによって４４成される。

〔実施例〕

次に図面を参照しながら本発明に係る実施例の構成につ
いて説明する。いま、説明の便宜上、低速信号数Ｎ＝２
．高速信号速度Ｖ　＝　１６　Ｍｂ／ｓ　、記憶回路の
動作速度Ｓ＝８Ｍｂ／ｓとする。必要記憶回路の数ｎは
（１）式よりｎ≧２であるから２個使用すればよい。

第３図はその場合の本発明の実施例に係る時分割多重回
路の構成を示すブロック図である。

１０６−１０７はそれぞれ低速信号工・■の入力端子で
あシ、６は入力する低速４１Ｑ　−”ｒ　Ｉと■の構成
ビットの配列を所定の配列に変換する第１の配列変換回
路である。７・８はそれぞれ第１の記憶回路であシ、制
御回路ｌＯから出力される記憶回路番号指定信号および
書込み番地指定信号によシ、第１の配列変換回路６内の
ビット情報が所定のアドレス位置に書込まれるとともに
、書込まれた信号情報は制御回路１０から出力される記
憶回路７−８に共通の読出し番地指定により、並列に高
速信号として読出される。９は制御回路１ｏの切換信号
によシ制御される第２の配列変換回路であ）、記憶回路
から並列に読出された信号の出力すべき端子を選択する
ものである。制御回路１ｏは記憶回路７・８に前述の記
憶回路番号指定信号・書込み番地指定信号・読出し番地
指定信号を、また第２の配列変換回路９には切換信号を
出方するが、これらの信号の出力タイミングは入力端子
１０８を介して入力されるデータゲート信号およびボー
ト番号指定信号により制御される。

次に本発明に係る実施例の動作を具体的に説明する。第
４図は主要な制御信号図と、低速信号の構成ビットが各
回路でどのような状態で配列されあるいは出力されて高
速信号に変換されるかを示す信号状態図である。第４図
（ａ）は低速信号Ｉと川の信号状態図であｆｉ、ＴＤＭ
ＡＩフレーム分のビット数はそれぞれ２ｍである。こ九
ら低速信号ｌと■がそれぞれ１０６＠１０７から入力す
ると、第１の配列変換回路６は１ビツト毎に低速信号■
と■を入替える（第４図（ｂ））。制御回路工ｏから第
１の記憶回路に対する書込み番地指定信号（第４図（Ｃ
））に従って配列変換回路６内の信号列の片側（第４図
（ｂ）において上側）が順次出力されるとともに、第１
の記憶回路の所定のアドレス位置に書込まれる（第４図
（ｅ）において上側）。同様にして制御回路１０から第
２の記憶回路に対する書込み番地指定信号（第４図（ｄ
））に従って配列変換回路６内の信号列の片側（第４図
（ｂ）において下側）が順次出力されるとともに、第２
の記憶回路の所定アドレス位置に書込まれる（第４図（
ｅ）において下側）。第４図（ｅ）かられかるように低
速信号Ｉの植成ビット（２ｍ個）は記憶回路１および２
のアドレス番号０〜ｍ−１に記憶され、低速信号Ｈの構
成ビット（２ｍ個）は記憶回路１および２のアドレス番
号ｍ〜２ｍ−１に記憶される。

次に入力端子１０８か収記憶回路から高速信号を取シ出
すタイミングを設定するゲータゲート信号（第４図（ｆ
））と出力端子の切換を指示するボート番号指定信号（
第４口伝））が入力する。ボート番号指定信号が′１”
のとき、制御回路１０からアドレス番号順（０〜ｍ−１
）に読出し番号指定信号が出力され、この順序に従い第
１の記憶回路７および第２の記憶回路８よシ動作速度８
Ｍｂ／畠で並列に読出される。たとえばアドレス番号が
”ｏｍのとき第１の記憶回路７からはビット情報ＩＯが
、第２の記憶回路８からはビット情報１．が同時に、し
かし別の出力信号線を介して出力する。ボート番号指定
信号が′２”のとき、制御回路１０からアドレス番号順
（ｍ〜２　ｍ　−１）に読出し番号指定信号が出力され
、同様にして記憶回路７・８から信号が並列に読出され
る。ただし、第４図（１）に示すようにボート番号指定
信号がｔ　２　ｎのとき記憶回路７拳８から出力される
信号列は、ボート番号指定信号が″１＃のときのそれと
の対応が、丁度出力信号線が反対になっているので、ボ
ート番号指定信号が配列変換回路９に入力したとき、出
力信号線の接続を切換えて、第４図（ｊ）に示すように
順序のそろった高速信号を出力する。必要があればこの
後並直列変換によシ、−列の信号に変換することも可能
である。これは従来のパルス圧縮回路で並列読出し、論
理和回路で合成した後行っていたことであり、従来と変
わることはない。

また、低速信号数Ｎが増加し、例えばＮ＝４になった場
合、第３図の入力端子１０６・１０７の前に各々、２人
力の並直列変換回路を設ければよい。すなわち、２つの
低速信号を２人力の並直列変換回路で１つのシリアル出
カイ４りとすれば、第１の配列変換回路６０入力信号は
実ｈｆ［ｉ例と同様に２人力となる。勿論、ボート番号
指定信号としては４つ必要である。また、記憶回路７・
８の記憶容量も２倍必要となるが、大容量のメモリＩＣ
が出現しているので問題はない。

高速信号速度■が大きくなり、もつと多くの記憶回路を
並列に動作する心安があるときでも、高速信号速度Ｖを
満たす記憶回路の数（（１）式参照）を使用すればよい
のであって、低速信号数が増加しても、この数は何ら変
わることはない。

尚、実施例では送信側の多重化回路について説明しだが
、受信側の分離回路についても同様のことがいえる。す
なわち第３図において高速信号が右方よυ与えられると
全く逆の手ＩＦｔを経ることによｐ左方に所要の低速信
号が得られる。

ここで、本発明に係る時分割多重回路の効果を更に明瞭
にするため、従来の回路を使用した場合と本発明の回路
を使用した場合について必要な記憶回路（メモ！Ｊ　Ｉ
　Ｃ）の数を具体例を挙げて試算し比較する。

低速信号＆’６Ｎ＝４０．高速信号速）ｉ＜二Ｖ＝　６
０　Ｍｂｚｔ＋メモリＩＣ動作速度Ｓ＝８Ｍｂ／ｓ、低
速信号速度ｖ＝１．５Ｍｂ／ｓの場合のＴＤＭＡ装置ｆ
ｑ時分割多重回路のメモリＩ　Ｃ使用数は以下の通シで
ある。

従来の場合、高速信号速度Ｖ＝６０Ｍｂ／ｓとメモリＩ
Ｃ動作速度Ｖ＝８Ｍｂ／ｓから１つのパルス信号圧縮回
路では（１）式よシ 亙１４８ であるから８個のメモリＩＣが使用される。実際のＴＤ
ＭＡ装置のパルス信号圧縮回路では、記憶回路を２組用
意し、１組がＴＤＭＡ　ｌ　フレーム分の低速信号を書
込んでいるフレームでは、もう１組は高速に信号を読出
し、次のフレームでは書込みを行った１組の記憶回路は
読出しを行い、もう１組は書込みを行うというようにフ
レーム毎に交互に省込みと読出しを交・唇−する２　１
１′ｌｌのｉ己憶回路を持つダブルバッファ形式の回路
にしている。

そこで１つのパルス１言号ＩＪＦ、　ｉ：ｉ＋’ｉ回路
ｅ」メモリＩＣを８Ｘ２＝１６個使用し、全体でＩＩ、
これが４０回路あるので１６Ｘ４０＝６４０個となる。

この数は送信側の多重回路のみのもので、受信Ｇ１１ｌ
の分離回路も含めると、メモリＩＣ数ｔよ６４０　ｘ　
２　＝１２８０個である。これに対し、本発明の場合、
メモリＩＣ数は高速信号速度Ｖ　＝　６０Ｍ、ｂ／　ａ
　、メモリＩＣ動作速度Ｓ＝８Ｍｂ／ｓにより決まる８
個のみで良い。

低速信号数Ｎ＝４０はその信号速度Ｖが１．５Ｍｂ／ｓ
と遅いことから、５列の信号を１列に変換する並直列変
換回路８回路により８列で１．５Ｍ？）／　ｓ　Ｘ　５
＝７．５Ｍｂ／ｓの速度を持つ信号に変］（／′％すｉ
ｔば、入出力信号数がともに８の単純な配列変換回路を
用いるだけでよい。この場合もダブルバッファ形式を使
し受信側の分離回路を入れても８Ｘ２Ｘ２＝３２個にし
かならず、並直列変換回路は従来回路に必要な論理和回
路とほぼ同程度の回路規模であるので本発明による時分
割多重回路の効果は明らかである。

〔発明の効果〕

以上説明したように、本発明に係る時分割多重回１＃？
Ｔは、メモリＩＣの使用数を激減することができるから
、時分割多重回路の小形および低電力化を実現でき、特
に低速信号数Ｎと高速信号速度Ｖが大きいとき、その効
果は著しい。

【図面の簡単な説明】 第１図は従来の時分割多重回路の構成を示すブロック図
、第２図はその動作を説明するため概略的タイミングチ
ャート図、第３図は本発明の実施例に係る時分割多重回
路の構成を示すブロック図。 第４図は主要な制御信号図と、入力する低速信号の構成
ビットが各回路でどのような状態で配列されあるいは出
力されて高速信号に変換されるかを示す信号状態図であ
る。 ３、２．３・・・パルス信号圧縮回路、４．１０・・制
御回路、 ５・・・論理和回路、 ６・・・第１の配列変換回路、 ７．８・・・記憶回路、 ９・・・第２の配列変換回路、 １０１〜１０３，１０５〜１０８・・・入力端子、１０
４．１０９，１１０・・・出力端子。 特許出願人　日本電気株式会社 ２　＼ 代理人　弁理士　内　原　、８　、。 ｌＲＩ　四 （ｂ）　〒・・−’ｌ、’／Ｔ斗イ亀も（Ｃ）　ｆｆｊ
−’ｈｓ％Ｊ’ａ”２ス舒　鴻１匹（ｄ）　イ％％　１
１１タイ！＋’７［・）−〆心ろ（ｅ）　＜ｉ’４１ｎ
り、＜ｔ−ｙ、’ａ−１、Ａ％Ｓ　−「］−□□（↑）
　イ店亀■１．フ仏ス０・Ｍｔ％（９戸肴４）雫１１役
リイ名ろ　ｆ 第　２　図 ＠　３　図 （ａ）　イ＊’ｑＡ＠、％Ｘ　Ｔｏ　Ｉ　’　Ｔ２　Ｉ
ｓ　−−−−１−イ％＠Ａ”−５５１１−π；ＩＴＬ、
π［−π、−２（ｅ）記・また薗経ノ・詑・＋１（１態
０）　千−？臀口詐 ４％も

Claims (1)

【特許請求の範囲】
1. 入力する複数の低速信号の信号構成ビット列を所定の配
   列に変換する第１の配列変換回路と、制御回路と、前記
   制御回路の第１の制御信号により、−低速信号の構成ビ
   ット列を分割して同時読出しが可能に番地を対応づけて
   前記第１の配列変換回路の出力信号を記憶し、かつ記憶
   された信号を前記制御回路の第２の制御信号により高速
   で並列に読出される複数の記憶回路と、前記低速信号の
   種類に応じて出力される前記制御回路の第３の制御信号
   によシ、前記複数の記憶回路から読出される信号列の配
   列を適宜変換する第２の配列変換回路とによって構成さ
   れることを特徴とする時分割多重回路。