JPH0587018B2 - - Google Patents
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- JPH0587018B2 JPH0587018B2 JP60196241A JP19624185A JPH0587018B2 JP H0587018 B2 JPH0587018 B2 JP H0587018B2 JP 60196241 A JP60196241 A JP 60196241A JP 19624185 A JP19624185 A JP 19624185A JP H0587018 B2 JPH0587018 B2 JP H0587018B2
- Authority
- JP
- Japan
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- power supply
- wiring
- supply potential
- type
- circuit
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はモノリシツク集積回路に関し、特に基
本セルを行列に配置して内部セルアレイ領域を構
成するゲートアレイ型マスタスライス方式のモノ
リシツク集積回路に関する。
本セルを行列に配置して内部セルアレイ領域を構
成するゲートアレイ型マスタスライス方式のモノ
リシツク集積回路に関する。
従来、基本セルを行列に配置して内部セルアレ
イ領域を構成するゲートアレイ型マスタスライス
方式集積回路（以下ゲートアレイと記す）の内部
セルアレイ領域に対し外部電源電位を供給する場
合には、内部セルアレイ領域内の基本セルに供給
する必要がある。総ての外部電源電位の種類が一
本づつ各基本セル上に位置するように内部セルア
レイ領域上を縦貫する電源電位供給配線を布設
し、各基本セル部においてその基本セルが必要と
する外部電源電位供給する方法を採っていた。
イ領域を構成するゲートアレイ型マスタスライス
方式集積回路（以下ゲートアレイと記す）の内部
セルアレイ領域に対し外部電源電位を供給する場
合には、内部セルアレイ領域内の基本セルに供給
する必要がある。総ての外部電源電位の種類が一
本づつ各基本セル上に位置するように内部セルア
レイ領域上を縦貫する電源電位供給配線を布設
し、各基本セル部においてその基本セルが必要と
する外部電源電位供給する方法を採っていた。
従来の大規模ゲートアレイはそのほとんどが
CMOSゲートアレイである。CMOSゲートアレ
イの場合、回路そのもののノイズマージンが大き
いことと、回路の定常的な電流が小さいことから
内部セルアレイ領域内に従来の方法でごく細い電
源電位供給配線を布設しても何ら問題は生じなか
つた。また、従来のバイポーラ系のゲートアレイ
の場合、その規模が比較的小さく、回路そのもの
のノイズマージンが小さく、回路の定常的な電流
が大きいECLゲートアレイにおいても内部セル
アレイ領域内に従来の方法で比較的太い電源電位
供給配線を布設することにより充分に所望の電気
的特性を得ることができていた。しかし、
CMOSゲートアレイの電気的特性、特に高速化
が進んで来た今日、ECLゲートアレイに対し大
規模かつより高速化を要求されるに至り内部セル
アレイ領域内に従来の方法で電源電位供給配線を
布設することによる不都合が目立つて来た。
ECLゲートアレイの高速性は回路の駆動インピ
ーダンスと負荷容量に大きく依存する。よつて回
路動作に最低限必要なノイズマージンを確保する
論理振幅を持たせかつ駆動インピーダンスを低く
抑えるため、ECL回路の定常電流は必然的に大
きなものとなる。
CMOSゲートアレイである。CMOSゲートアレ
イの場合、回路そのもののノイズマージンが大き
いことと、回路の定常的な電流が小さいことから
内部セルアレイ領域内に従来の方法でごく細い電
源電位供給配線を布設しても何ら問題は生じなか
つた。また、従来のバイポーラ系のゲートアレイ
の場合、その規模が比較的小さく、回路そのもの
のノイズマージンが小さく、回路の定常的な電流
が大きいECLゲートアレイにおいても内部セル
アレイ領域内に従来の方法で比較的太い電源電位
供給配線を布設することにより充分に所望の電気
的特性を得ることができていた。しかし、
CMOSゲートアレイの電気的特性、特に高速化
が進んで来た今日、ECLゲートアレイに対し大
規模かつより高速化を要求されるに至り内部セル
アレイ領域内に従来の方法で電源電位供給配線を
布設することによる不都合が目立つて来た。
ECLゲートアレイの高速性は回路の駆動インピ
ーダンスと負荷容量に大きく依存する。よつて回
路動作に最低限必要なノイズマージンを確保する
論理振幅を持たせかつ駆動インピーダンスを低く
抑えるため、ECL回路の定常電流は必然的に大
きなものとなる。
ゲートアレイの規模が大きくなると、通常、内
部セルアレイ領域内を縦貫し基本セルに外部電源
電位を供給する電源電位供給配線１本当りの供給
対象基本セル数は増加する。高速性を要求される
大規模ECLゲートアレイの場合。各基本セルの
定常電流が多いため、従来の電源電位供給配線布
設方法を用いた場合、電源電位のレベルシフトに
よるノイズマージン減少を極力小さく抑えるため
に、内部セルアレイ領域内を縦貫する電源電位供
給配線１本当りの配線布設幅をかなり太く設定す
ることが必要となる。しかし、電源電位供給配線
を太く設定することは、ゲートアレイにおいて
は、配線布設領域が限られているため信号配線布
設領域を削減することになり、信号配線の布設自
由度を低下させることになる。また、信号配線の
布設自由度を低下させないためには配線布設領域
を拡大させることが必要で、この場合はチツプサ
イズが増大し基本セル間を結ぶ信号配線の平均配
線長が増し集積回路全体としての電気的特性、特
に高速性が損なわれかつ製造歩留りは低下する。
また、電源電位供給配線の布設配線幅を太く設定
した場合、電源電位供給配線が形成される配線層
と異なる配線層で形成され電源電位供給配線と交
差する信号配線のその交差面積が増加し、その信
号配線に付加する寄生容量が増加しこれによりや
はり回路動作の高速性が損われる結果となる。
部セルアレイ領域内を縦貫し基本セルに外部電源
電位を供給する電源電位供給配線１本当りの供給
対象基本セル数は増加する。高速性を要求される
大規模ECLゲートアレイの場合。各基本セルの
定常電流が多いため、従来の電源電位供給配線布
設方法を用いた場合、電源電位のレベルシフトに
よるノイズマージン減少を極力小さく抑えるため
に、内部セルアレイ領域内を縦貫する電源電位供
給配線１本当りの配線布設幅をかなり太く設定す
ることが必要となる。しかし、電源電位供給配線
を太く設定することは、ゲートアレイにおいて
は、配線布設領域が限られているため信号配線布
設領域を削減することになり、信号配線の布設自
由度を低下させることになる。また、信号配線の
布設自由度を低下させないためには配線布設領域
を拡大させることが必要で、この場合はチツプサ
イズが増大し基本セル間を結ぶ信号配線の平均配
線長が増し集積回路全体としての電気的特性、特
に高速性が損なわれかつ製造歩留りは低下する。
また、電源電位供給配線の布設配線幅を太く設定
した場合、電源電位供給配線が形成される配線層
と異なる配線層で形成され電源電位供給配線と交
差する信号配線のその交差面積が増加し、その信
号配線に付加する寄生容量が増加しこれによりや
はり回路動作の高速性が損われる結果となる。
従来のゲートアレイ型集積回路について図面を
参照して説明する。
参照して説明する。
第２図は従来のゲートアレイ型集積回路の一例
のレイアウト図である。
のレイアウト図である。
この集積回路は基本セル１１′を20行10列の行
列に並べて内部セルアレイ領域２５を形成し、そ
の対辺に外部電源電位供給配線２３，２４を設
け、この外部電源電位供給配線２３，２４に外部
端子２１，２２を設けることにより構成されてい
る。
列に並べて内部セルアレイ領域２５を形成し、そ
の対辺に外部電源電位供給配線２３，２４を設
け、この外部電源電位供給配線２３，２４に外部
端子２１，２２を設けることにより構成されてい
る。
外部端子２１には外部より最高電位の外部電源
電位が供給され、その電位は内部セルアレイ領域
２５に対し、外部電源電位供給配線２３を通して
供給される。外部端子２２には同様に外部より最
低電位の外部電源電位が供給され、その電位は電
源電位供給配線２４を通して同様に内部セルアレ
イ領域２５に供給される。
電位が供給され、その電位は内部セルアレイ領域
２５に対し、外部電源電位供給配線２３を通して
供給される。外部端子２２には同様に外部より最
低電位の外部電源電位が供給され、その電位は電
源電位供給配線２４を通して同様に内部セルアレ
イ領域２５に供給される。
第３図は第２図に示す基本セルのレイアウト図
である。
である。
基本セル１１′の下層には回路構成要素が形成
され、上層には電源電位供給配線領域３２，３３
が設けられる。電源電位供給配線領域３２は、第
２図において上下に連接する隣りの基本セル１
１′の電源電位供給配線領域３２を経由して外部
電源電位供給配線２３と接続する。電源電位供給
配線領域３３も同様に第２図における外部電源電
位供給配線２４に接続する。このようにして第２
図における電源電位供給配線２３，２４はそれぞ
れ結果的に内部セルアレイ領域２５の各基本セル
１１′上を縦貫している。
され、上層には電源電位供給配線領域３２，３３
が設けられる。電源電位供給配線領域３２は、第
２図において上下に連接する隣りの基本セル１
１′の電源電位供給配線領域３２を経由して外部
電源電位供給配線２３と接続する。電源電位供給
配線領域３３も同様に第２図における外部電源電
位供給配線２４に接続する。このようにして第２
図における電源電位供給配線２３，２４はそれぞ
れ結果的に内部セルアレイ領域２５の各基本セル
１１′上を縦貫している。
第４図は従来のECL基本回路の回路図である。
ECL基本回路はカレント・スイツチ部４５と
エミツタ・フオロア部４６の２つの回路構成要素
から成り、カレント・スイツチ部４５ではトラン
ジスタQ3と抵抗R3により定電流部を構成しその
定電流をトランジスタQ1とトランジスタQ2のス
イツチング動作により抵抗R1あるいは抵抗R2に
流す。抵抗R1と抵抗R2の片端は高電位の外部電
源電位が印加された電源電位供給配線４１に接続
され、抵抗R3の片端は低電位の外部電源電位が
印加された電源電位供給配線４３に接続される。
抵抗R1あるいは抵抗R2のトランジスタQ1あるい
はトランジスタQ2のコレクタ端子に接続する片
端には抵抗R1あるいは抵抗R2に電流が流れない
ときに高レベル電位、流れる時には低レベル電位
が発生され、この電位がエミツタ・フオロア部４
６のトランジスタQ5あるいはトランジスタQ4の
ベース端子に入力される。前記高レベル電位と低
レベル電位の差を論理振幅と呼ぶ。エミツタ・フ
オロア部４６ではトランジスタQ4あるいはトラ
ンジスタQ5のベース端子に入力されたレベルよ
りそれぞれのトランジスタのベース・エミツタ間
順方向電圧分レベルシフトした高レベル電位ある
いは低レベル電位をエミツタ端子に出力する。エ
ミツタ・フオロア部４６のトランジスタQ4とト
ランジスタQ5のコレクタ端子は高電位の外部電
源電位が印加された電源電位供給配線４２に接続
され、抵抗R4と抵抗R5の片端は低電位の外部電
源電位が印加された電源電位供給配線４４に接続
される。このECL基本回路が第３図の基本セル
の中に組込まれる。
エミツタ・フオロア部４６の２つの回路構成要素
から成り、カレント・スイツチ部４５ではトラン
ジスタQ3と抵抗R3により定電流部を構成しその
定電流をトランジスタQ1とトランジスタQ2のス
イツチング動作により抵抗R1あるいは抵抗R2に
流す。抵抗R1と抵抗R2の片端は高電位の外部電
源電位が印加された電源電位供給配線４１に接続
され、抵抗R3の片端は低電位の外部電源電位が
印加された電源電位供給配線４３に接続される。
抵抗R1あるいは抵抗R2のトランジスタQ1あるい
はトランジスタQ2のコレクタ端子に接続する片
端には抵抗R1あるいは抵抗R2に電流が流れない
ときに高レベル電位、流れる時には低レベル電位
が発生され、この電位がエミツタ・フオロア部４
６のトランジスタQ5あるいはトランジスタQ4の
ベース端子に入力される。前記高レベル電位と低
レベル電位の差を論理振幅と呼ぶ。エミツタ・フ
オロア部４６ではトランジスタQ4あるいはトラ
ンジスタQ5のベース端子に入力されたレベルよ
りそれぞれのトランジスタのベース・エミツタ間
順方向電圧分レベルシフトした高レベル電位ある
いは低レベル電位をエミツタ端子に出力する。エ
ミツタ・フオロア部４６のトランジスタQ4とト
ランジスタQ5のコレクタ端子は高電位の外部電
源電位が印加された電源電位供給配線４２に接続
され、抵抗R4と抵抗R5の片端は低電位の外部電
源電位が印加された電源電位供給配線４４に接続
される。このECL基本回路が第３図の基本セル
の中に組込まれる。
今、第４図におけるカレント・スイツチ部４５
の電流が1mA、エミツタ・フオロア部４６の全
電流が2mA、カレント・スイツチ部４５の論理
振幅が500mVであるとし、第２図の基本セル１
１′の各々に第４図で示す回路が２組入つている
場合を考える。説明を簡略にするため最高電位の
外部電源電位系のみを説明する。第２図の外部端
子２１に印加された最高電位は第３図の電源電位
供給配線領域３２内の配線に接続されるが、今、
基本セル１１′の電源電位供給配線領域３２内の
配線の幅が100μm、長さが250μm、配線層抵抗が
0.03Ω／□であるものとする。従来の方法を採つ
た場合、基本セル１１′の最高電源電位供給配線
は電源電位供給配線領域３２のみであるので電源
電位供給配線４１，４２はともに電源電位供給配
線領域３２内の配線に接続する。この結果第２図
の同列上の基本セル１１′の内最も電源電位供給
配線２３に近いセル位置の基本セル１１′のレベ
ルシフト量を0mVとしたとき、最も遠いセル位
置の基本セル１１′のレベルシフト量は85.5mVと
なる。異なる列間の基本的なレベルシフト差が
20mVあるとすると内部セルアレイ領域２５内の
全基本セル１１′間のレベルシフト量の差は
105.5mVとなる。ECLゲートアレイの場合、高電
位の電源電位のレベルシフトは直接ノイズマージ
ンの減少につながる。低電位の電源電位のレベル
シフトは通常論理振幅の減少となつて現われるの
でノイズマージンの減少にはその1/2が関与する。
今簡略化のためその値を高電位の電源電位のレベ
ルシフトによるノイズマージン減少分の1/2とし
その値を52.5mVとする。
の電流が1mA、エミツタ・フオロア部４６の全
電流が2mA、カレント・スイツチ部４５の論理
振幅が500mVであるとし、第２図の基本セル１
１′の各々に第４図で示す回路が２組入つている
場合を考える。説明を簡略にするため最高電位の
外部電源電位系のみを説明する。第２図の外部端
子２１に印加された最高電位は第３図の電源電位
供給配線領域３２内の配線に接続されるが、今、
基本セル１１′の電源電位供給配線領域３２内の
配線の幅が100μm、長さが250μm、配線層抵抗が
0.03Ω／□であるものとする。従来の方法を採つ
た場合、基本セル１１′の最高電源電位供給配線
は電源電位供給配線領域３２のみであるので電源
電位供給配線４１，４２はともに電源電位供給配
線領域３２内の配線に接続する。この結果第２図
の同列上の基本セル１１′の内最も電源電位供給
配線２３に近いセル位置の基本セル１１′のレベ
ルシフト量を0mVとしたとき、最も遠いセル位
置の基本セル１１′のレベルシフト量は85.5mVと
なる。異なる列間の基本的なレベルシフト差が
20mVあるとすると内部セルアレイ領域２５内の
全基本セル１１′間のレベルシフト量の差は
105.5mVとなる。ECLゲートアレイの場合、高電
位の電源電位のレベルシフトは直接ノイズマージ
ンの減少につながる。低電位の電源電位のレベル
シフトは通常論理振幅の減少となつて現われるの
でノイズマージンの減少にはその1/2が関与する。
今簡略化のためその値を高電位の電源電位のレベ
ルシフトによるノイズマージン減少分の1/2とし
その値を52.5mVとする。
論理振幅を500mVとしたとき、その1/2の所を
しきい値とし、伝達特性における微分利得が１で
ある点即ちユニテイー・ゲイン・ポイントがしき
い値より100mVであるとするとノイズマージン
として許されるのは150mVとなる。その他諸々
のノイズマージンを減少させる要素による分を
30mVとすると上述の例におけるノイズマージン
減少分の総和は188mVとなりユニテイー・ゲイ
ン・ポイントを割つてしまい、回路の安定動作を
保証できない値となる。今、ノイズマージン減少
分の総和を150mV以内にするためには第３図に
おける電源電位供給配線領域３２内の配線の幅を
128μm以上に設定しなければならない。このとき
低電位側の電源電位供給配線領域３３内の配線も
同様に配線幅を拡大する必要があり基本セル１
１′内の総計の電源配線幅増加幅は56μm以上必要
となる。
しきい値とし、伝達特性における微分利得が１で
ある点即ちユニテイー・ゲイン・ポイントがしき
い値より100mVであるとするとノイズマージン
として許されるのは150mVとなる。その他諸々
のノイズマージンを減少させる要素による分を
30mVとすると上述の例におけるノイズマージン
減少分の総和は188mVとなりユニテイー・ゲイ
ン・ポイントを割つてしまい、回路の安定動作を
保証できない値となる。今、ノイズマージン減少
分の総和を150mV以内にするためには第３図に
おける電源電位供給配線領域３２内の配線の幅を
128μm以上に設定しなければならない。このとき
低電位側の電源電位供給配線領域３３内の配線も
同様に配線幅を拡大する必要があり基本セル１
１′内の総計の電源配線幅増加幅は56μm以上必要
となる。
上述したように、基本セル当りの定常電流が大
きい大規模ゲートアレイ、特にECLゲートアレ
イの内部セルアレイ領域内に外部電源電位を供給
する電源電位供給配線を布設する際に従来の布設
方法を採用した場合には電源電位供給配線幅を回
路のノイズマージンを確保できる程度に太く設定
することが必要となり、太幅の電源電位供給配線
と異なる配線層で形成されこれと交差する信号配
線の寄生配線容量が増加し、集積回路全体として
の電気的特性、特に高速性が損なわれるという第
１の欠点がある。また、内部セルアレイ領域を拡
大せずに電源電位供給配線幅を太く設定する場合
には限られた配線布設領域内において信号配線の
布設自由度を低下させるという第２の欠点があ
る。また、内部セルアレイ領域を拡大し信号配線
の布設自由度を増す場合には、基本セル間を結ぶ
信号配線の平均配線長が増加し、配線に付加する
寄生容量が増し集積回路全体としての電気的特
性、特に高速化を損なうという第３の欠点とチツ
プサイズが拡大し、製造歩留りが低下するという
第４の欠点がある。
きい大規模ゲートアレイ、特にECLゲートアレ
イの内部セルアレイ領域内に外部電源電位を供給
する電源電位供給配線を布設する際に従来の布設
方法を採用した場合には電源電位供給配線幅を回
路のノイズマージンを確保できる程度に太く設定
することが必要となり、太幅の電源電位供給配線
と異なる配線層で形成されこれと交差する信号配
線の寄生配線容量が増加し、集積回路全体として
の電気的特性、特に高速性が損なわれるという第
１の欠点がある。また、内部セルアレイ領域を拡
大せずに電源電位供給配線幅を太く設定する場合
には限られた配線布設領域内において信号配線の
布設自由度を低下させるという第２の欠点があ
る。また、内部セルアレイ領域を拡大し信号配線
の布設自由度を増す場合には、基本セル間を結ぶ
信号配線の平均配線長が増加し、配線に付加する
寄生容量が増し集積回路全体としての電気的特
性、特に高速化を損なうという第３の欠点とチツ
プサイズが拡大し、製造歩留りが低下するという
第４の欠点がある。
本発明の目的は、対象回路別に電源電位供給線
を２本にし、回路のノイズマージンを抑え、チツ
プサイズを拡大することなく、信号配線の自由度
を増し、高速性を発揮するモノリシツク集積回路
を提供することにある。
を２本にし、回路のノイズマージンを抑え、チツ
プサイズを拡大することなく、信号配線の自由度
を増し、高速性を発揮するモノリシツク集積回路
を提供することにある。
本発明の特徴は、回路構成要素と電源電位供給
配線とを有する基本セルを行列に配置した内部セ
ルアレイ領域と、前記内部セルアレイ領域に外部
電源電位を供給する外部電源電位供給配線と、前
記外部電源電位供給配線に接続する外部端子とを
有するモノリシツク集積回路において、前記回路
構成要素は、第１の種類の回路構成要素部と、第
２の種類の回路構成要素部とを有して構成され、
前記電源電位供給配線は、前記第１の種類の回路
構成要素部を主たる供給対象として前記基本セル
上を縦貫する第１の電源電位供給配線と、前記第
２の種類の回路構成要素部を主たる供給対象とし
て前記基本セル上を縦貫する第２の電源電位供給
配線とを有し、第１の電源電位供給配線と第２の
電源電位供給配線とは前記内部セルアレイ領域外
で同一の前記外部電源電位供給配線に共通接続さ
れ、前記第１の種類の回路構成要素部は前記第２
の種類の回路構成要素部より電位のレベルシフト
に敏感な回路形式であり、かつ、前記第１の電源
電位供給配線の配線幅は前記第２の電源電位供給
配線の配線幅より大きいモノリシツク集積回路に
ある。
配線とを有する基本セルを行列に配置した内部セ
ルアレイ領域と、前記内部セルアレイ領域に外部
電源電位を供給する外部電源電位供給配線と、前
記外部電源電位供給配線に接続する外部端子とを
有するモノリシツク集積回路において、前記回路
構成要素は、第１の種類の回路構成要素部と、第
２の種類の回路構成要素部とを有して構成され、
前記電源電位供給配線は、前記第１の種類の回路
構成要素部を主たる供給対象として前記基本セル
上を縦貫する第１の電源電位供給配線と、前記第
２の種類の回路構成要素部を主たる供給対象とし
て前記基本セル上を縦貫する第２の電源電位供給
配線とを有し、第１の電源電位供給配線と第２の
電源電位供給配線とは前記内部セルアレイ領域外
で同一の前記外部電源電位供給配線に共通接続さ
れ、前記第１の種類の回路構成要素部は前記第２
の種類の回路構成要素部より電位のレベルシフト
に敏感な回路形式であり、かつ、前記第１の電源
電位供給配線の配線幅は前記第２の電源電位供給
配線の配線幅より大きいモノリシツク集積回路に
ある。
次に、本発明の実施例について図面を参照して
説明する。
説明する。
第１図は本発明の一実施例のレイアウト図であ
る。基本セル１１の上層に第１の種類の電源電位
供給配線領域１２，１３と第２の種類の電源電位
供給配線領域１４，１５が配置され、下層に第１
及び第２の種類の回路構成要素（図示されていな
い）が設けられる。
る。基本セル１１の上層に第１の種類の電源電位
供給配線領域１２，１３と第２の種類の電源電位
供給配線領域１４，１５が配置され、下層に第１
及び第２の種類の回路構成要素（図示されていな
い）が設けられる。
第１の種類の回路構成要素を第４図のカレン
ト・スイツチ部４５、第２の種類の回路構成要素
をエミツタフオロア部４６に分ける。そして、第
１の種類の電源電位供給配線領域１２，１３に第
１の種類の回路構成要素であるカレントスイツチ
部４５に電位を供給する配線を、第２の種類の電
源電位供給配線領域１４，１５に第２の種類の回
路構成要素であるエミツタフオロア部４６に電位
を供給する配線をそれぞれ設ける。また、第１の
種類の電源電位供給配線領域１２に設けられる配
線はカレント・スイツチ部４５に最高電位を供給
するものであり、電源電位供給配線４１に接続さ
れる。第１の電源電位供給配線領域１３に設けら
れる配線はカレント・スイツチ部４４に最低電位
を供給するものであり、電源電位供給配線４３に
接続する。第２の電源電位供給配線領域１４に設
けられる配線はエミツタ・フオロア部４６に最高
電位を供給するものであり電源電位供給配線４２
に接続される。第２の電源電位供給配線領域１５
に設けられる配線はエミツタ・フオロア部４６に
最低電位を供給するものであり電源電位供給配線
４４に接続される。
ト・スイツチ部４５、第２の種類の回路構成要素
をエミツタフオロア部４６に分ける。そして、第
１の種類の電源電位供給配線領域１２，１３に第
１の種類の回路構成要素であるカレントスイツチ
部４５に電位を供給する配線を、第２の種類の電
源電位供給配線領域１４，１５に第２の種類の回
路構成要素であるエミツタフオロア部４６に電位
を供給する配線をそれぞれ設ける。また、第１の
種類の電源電位供給配線領域１２に設けられる配
線はカレント・スイツチ部４５に最高電位を供給
するものであり、電源電位供給配線４１に接続さ
れる。第１の電源電位供給配線領域１３に設けら
れる配線はカレント・スイツチ部４４に最低電位
を供給するものであり、電源電位供給配線４３に
接続する。第２の電源電位供給配線領域１４に設
けられる配線はエミツタ・フオロア部４６に最高
電位を供給するものであり電源電位供給配線４２
に接続される。第２の電源電位供給配線領域１５
に設けられる配線はエミツタ・フオロア部４６に
最低電位を供給するものであり電源電位供給配線
４４に接続される。
第１の電源電位供給配線領域１２，１３に設け
られる配線は基本セル１１内で幅が60μm、長さ
が250μm電源電位供給配線領域１４，１５に設け
られる配線は幅が30μm、長さが250μmの寸法で
あり、全ての配線層抵抗は0.03Ω／□であるとす
る。電源電位供給配線領域１２，１４内の配線は
ともに最高電位であり、第２図の電源電位供給配
線２３に接続することにより内部セルアレイ領域
２５の端部で短絡する。同様に電源電位供給配線
領域１３，１５内の配線はともに最低電位であ
り、外部電源電位供給配線２４に接続し短絡す
る。これら電源電位供給配線領域１２，１３，１
４，１５は第２図の内部セルアレイ領域２５の基
本セル１１′上を縦貫することになる。今、最高
電位側を説明すると、第２図の同列上の基本セル
１１′の内最も外部電源電位供給配線２３に近い
セル位置の基本セル１１′上の電源電位のレベル
シフト量を0mVとしたとき、最も遠い基本セル
位置１１′に対応する基本セル１１の電源電位供
給配線領域１２内のレベルシフト量は47.5mV、
電源電位供給配線領域１４内の配線のレベルシフ
ト量は190mVとなる。従来例と同様に異なる列
間のレベルシフト量の差が20mVであるとする
と、カレント・スイツチ部４５の内部セルアレイ
領域２５内の全基本セル１１′間の最大レベルシ
フト量差は67.5mV、またエミツタ・フオロア部
４６の内部セルアレイ領域２５内の全基本セル間
の最大レベルシフト量差は210mVとなる。最低
電位側も同一の結果となるので説明は省略する。
られる配線は基本セル１１内で幅が60μm、長さ
が250μm電源電位供給配線領域１４，１５に設け
られる配線は幅が30μm、長さが250μmの寸法で
あり、全ての配線層抵抗は0.03Ω／□であるとす
る。電源電位供給配線領域１２，１４内の配線は
ともに最高電位であり、第２図の電源電位供給配
線２３に接続することにより内部セルアレイ領域
２５の端部で短絡する。同様に電源電位供給配線
領域１３，１５内の配線はともに最低電位であ
り、外部電源電位供給配線２４に接続し短絡す
る。これら電源電位供給配線領域１２，１３，１
４，１５は第２図の内部セルアレイ領域２５の基
本セル１１′上を縦貫することになる。今、最高
電位側を説明すると、第２図の同列上の基本セル
１１′の内最も外部電源電位供給配線２３に近い
セル位置の基本セル１１′上の電源電位のレベル
シフト量を0mVとしたとき、最も遠い基本セル
位置１１′に対応する基本セル１１の電源電位供
給配線領域１２内のレベルシフト量は47.5mV、
電源電位供給配線領域１４内の配線のレベルシフ
ト量は190mVとなる。従来例と同様に異なる列
間のレベルシフト量の差が20mVであるとする
と、カレント・スイツチ部４５の内部セルアレイ
領域２５内の全基本セル１１′間の最大レベルシ
フト量差は67.5mV、またエミツタ・フオロア部
４６の内部セルアレイ領域２５内の全基本セル間
の最大レベルシフト量差は210mVとなる。最低
電位側も同一の結果となるので説明は省略する。
従来例で述べたように、第４図に示すカレン
ト・スイツチ部４５においては最高電位の電源電
位のレベルシフト量は直接ノイズマージンの減少
につながる。最低電位の電源電位のレベルシフト
量がノイズマージンに影響する量は従来例と同じ
その1/2とするとその値は33.5mVである。従来例
と同様に、論理振幅500mVの1/2の所にしきい値
があり、そこから100mVの所がユニテイー・ゲ
イン・ポイントとし、その他諸々のノイズマージ
ンを減少させる要素による分を30mVとすると、
本実施例におけるノイズマージン減少分の総和は
131mVとなり、ユニテイー・ゲイン・ポイント
まで19mVの余裕がある。第４図のエミツタ・フ
オロア部４６に供給される電源電位は210mVの
レベルシフトを生じているが、この程度のレベル
シフトはエミツタ・フオロアの回路動作に対し何
ら問題を生じない。このように、本実施例におい
ては、最高電位あるいは最低電位を供給する基本
セル１１内に設けられる電源電位供給配線の幅の
合計が180μmであるにもかかわらず、従来例の場
合の電源電位供給配線の幅の合計が256μmのもの
よりノイズマージンに余裕がありかつ電気的特性
も何ら損なわれるものがないという結果が得られ
た。
ト・スイツチ部４５においては最高電位の電源電
位のレベルシフト量は直接ノイズマージンの減少
につながる。最低電位の電源電位のレベルシフト
量がノイズマージンに影響する量は従来例と同じ
その1/2とするとその値は33.5mVである。従来例
と同様に、論理振幅500mVの1/2の所にしきい値
があり、そこから100mVの所がユニテイー・ゲ
イン・ポイントとし、その他諸々のノイズマージ
ンを減少させる要素による分を30mVとすると、
本実施例におけるノイズマージン減少分の総和は
131mVとなり、ユニテイー・ゲイン・ポイント
まで19mVの余裕がある。第４図のエミツタ・フ
オロア部４６に供給される電源電位は210mVの
レベルシフトを生じているが、この程度のレベル
シフトはエミツタ・フオロアの回路動作に対し何
ら問題を生じない。このように、本実施例におい
ては、最高電位あるいは最低電位を供給する基本
セル１１内に設けられる電源電位供給配線の幅の
合計が180μmであるにもかかわらず、従来例の場
合の電源電位供給配線の幅の合計が256μmのもの
よりノイズマージンに余裕がありかつ電気的特性
も何ら損なわれるものがないという結果が得られ
た。
上記実施例では第１の種類の回路構成要素をカ
レント・スイツチ型回路、第２の種類の回路構成
要素をエミツタ・フオロアとしたECLゲートア
レイを例として説明したが、本発明は第１の種類
の回路構成要素をTTL論理回路部、第２の種類
の回路構成要素を出力バツフア回路としたTTL
ゲートアレイ、第１の種類の回路構成要素を
CMOS回路部、第２の種類の回路構成要素をバ
イポーラ回路部としたバイポーラ・CMOS混在
ゲートアレイ等に適用でき、一方の回路構成要素
を他方の回路構成要素によるノイズから隔離しノ
イズマージンが確保されるという効果が得られ
る。
レント・スイツチ型回路、第２の種類の回路構成
要素をエミツタ・フオロアとしたECLゲートア
レイを例として説明したが、本発明は第１の種類
の回路構成要素をTTL論理回路部、第２の種類
の回路構成要素を出力バツフア回路としたTTL
ゲートアレイ、第１の種類の回路構成要素を
CMOS回路部、第２の種類の回路構成要素をバ
イポーラ回路部としたバイポーラ・CMOS混在
ゲートアレイ等に適用でき、一方の回路構成要素
を他方の回路構成要素によるノイズから隔離しノ
イズマージンが確保されるという効果が得られ
る。
以上説明したように、本発明は、ゲートアレイ
の内部セルアレイ領域に外部電源電位を供給する
際にノイズマージンに余裕がある回路構成要素に
対する電源電位供給配線とノイズマージンに余裕
がない回路構成要素に対する電源電位供給配線と
を分離して外部電源電位を供給することにより内
部セルアレイ領域内に布設する電源電位配線領域
を極力小さくしつつ回路のノイズマージンを確保
することが可能であり、その結果チツプサイズ及
び内部セルアレイ領域を拡げることなく、信号配
線の布設自由度を増し、かつ電気的特性、特に高
速性を発揮できる集積回路を提供できるという効
果がある。また本発明を用いた場合過渡的に電流
変化がある回路構成要素をノイズに弱い回路構成
要素と分離することもでき集積回路自体の電気的
特性および信頼性を向上することが可能となる。
の内部セルアレイ領域に外部電源電位を供給する
際にノイズマージンに余裕がある回路構成要素に
対する電源電位供給配線とノイズマージンに余裕
がない回路構成要素に対する電源電位供給配線と
を分離して外部電源電位を供給することにより内
部セルアレイ領域内に布設する電源電位配線領域
を極力小さくしつつ回路のノイズマージンを確保
することが可能であり、その結果チツプサイズ及
び内部セルアレイ領域を拡げることなく、信号配
線の布設自由度を増し、かつ電気的特性、特に高
速性を発揮できる集積回路を提供できるという効
果がある。また本発明を用いた場合過渡的に電流
変化がある回路構成要素をノイズに弱い回路構成
要素と分離することもでき集積回路自体の電気的
特性および信頼性を向上することが可能となる。
第１図は本発明の実施例のレイアウト図、第２
図は従来のゲートアレイ型集積回路のレイアウト
図、第３図は第２図に示す基本セルのレイアウト
図、第４図は従来のECL基本回路の回路図であ
る。 １１，１１′……基本セル、１２，１３……第
１の種類の電源電位供給配線領域、１４，１５…
…第２の種類の電源電位供給配線領域、２１，２
２……外部端子、２３，２４……外部電源電位供
給配線、２５……内部セルアレイ領域、３２，３
３……電源電位供給配線領域、４１，４２，４
３，４４……電源電位供給配線、４５……カレン
ト・スイツチ部、４６……エミツタ・フオロア
部、Q1，Q2，Q3，Q4，Q5……トランジスタ、
R1，R2，R3，R4，R5……抵抗器。
図は従来のゲートアレイ型集積回路のレイアウト
図、第３図は第２図に示す基本セルのレイアウト
図、第４図は従来のECL基本回路の回路図であ
る。 １１，１１′……基本セル、１２，１３……第
１の種類の電源電位供給配線領域、１４，１５…
…第２の種類の電源電位供給配線領域、２１，２
２……外部端子、２３，２４……外部電源電位供
給配線、２５……内部セルアレイ領域、３２，３
３……電源電位供給配線領域、４１，４２，４
３，４４……電源電位供給配線、４５……カレン
ト・スイツチ部、４６……エミツタ・フオロア
部、Q1，Q2，Q3，Q4，Q5……トランジスタ、
R1，R2，R3，R4，R5……抵抗器。
Claims (1)
- 【特許請求の範囲】 １ 回路構成要素と電源電位供給配線とを有する
基本セルを行列に配置した内部セルアレイ領域
と、前記内部セルアレイ領域に外部電源電位を供
給する外部電源電位供給配線と、前記外部電源電
位供給配線に接続する外部端子とを有するモノリ
シツク集積回路において、 前記回路構成要素は、第１の種類の回路構成要
素部と、第２の種類の回路構成要素部とを有して
構成され、 前記電源電位供給配線は、前記第１の種類の回
路構成要素部を主たる供給対象として前記基本セ
ル上を縦貫する第１の電源電位供給配線と、前記
第２の種類の回路構成要素を主たる供給対象とし
て前記基本セル上を縦貫する第２の電源電位供給
配線とを有し、第１の電源電位供給配線と第２の
電源電位供給配線とは前記内部セルアレイ領域外
で同一の前記外部電源電位供給配線に共通接続さ
れ、 前記第１の種類の回路構成要素部は前記第２の
種類の回路構成要素部より電位のレベルシフトに
敏感な回路形式であり、かつ、 前記第１の電源電位供給配線の配線幅は前記第
２の電源電位供給配線の配線幅より大きいことを
特徴とするモノリシツク集積回路。 ２ 前記回路構成要素がECL型であり、前記第
１の種類の回路構成要素部がカレントスイツチ型
回路であり、前記第２の種類の回路構成要素部が
エミツタフオロアであることを特徴とする特許請
求の範囲第１項記載のモノリシツク集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60196241A JPS6254939A (ja) | 1985-09-04 | 1985-09-04 | モノリシツク集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60196241A JPS6254939A (ja) | 1985-09-04 | 1985-09-04 | モノリシツク集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6254939A JPS6254939A (ja) | 1987-03-10 |
| JPH0587018B2 true JPH0587018B2 (ja) | 1993-12-15 |
Family
ID=16354539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60196241A Granted JPS6254939A (ja) | 1985-09-04 | 1985-09-04 | モノリシツク集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6254939A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2516514B2 (ja) * | 1991-12-17 | 1996-07-24 | 株式会社北松セメント工業所 | 側溝用集水構造体 |
| JPH0627981U (ja) * | 1992-09-09 | 1994-04-15 | 有限会社友和開発 | 簡易下水道装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5420680A (en) * | 1977-07-18 | 1979-02-16 | Hitachi Ltd | Large scale integrated circuit |
| JPS58107649A (ja) * | 1981-12-21 | 1983-06-27 | Nec Corp | 半導体集積回路装置 |
-
1985
- 1985-09-04 JP JP60196241A patent/JPS6254939A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6254939A (ja) | 1987-03-10 |
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