JPS643054B2 - - Google Patents
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- JPS643054B2 JPS643054B2 JP56132363A JP13236381A JPS643054B2 JP S643054 B2 JPS643054 B2 JP S643054B2 JP 56132363 A JP56132363 A JP 56132363A JP 13236381 A JP13236381 A JP 13236381A JP S643054 B2 JPS643054 B2 JP S643054B2
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/901—Masterslice integrated circuits comprising bipolar technology
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は大規模半導体集積回路装置（LSI）
に係り、全ての配線前工程を共通にしてあらかじ
めトランジスタ、抵抗素子などの回路構成素子を
半導体基体の主面部に形成し配線工程のみを変更
することによつて各種論理回路を構成するゲート
アレイ形マスタースライスLSIであつて、特にエ
ミツタ結合論理（ECL）回路で構成された複数
個の出力バツフア回路を有するものにおいて、出
力バツフア回路での消費電力の低減を図るための
改良に関するものである。
に係り、全ての配線前工程を共通にしてあらかじ
めトランジスタ、抵抗素子などの回路構成素子を
半導体基体の主面部に形成し配線工程のみを変更
することによつて各種論理回路を構成するゲート
アレイ形マスタースライスLSIであつて、特にエ
ミツタ結合論理（ECL）回路で構成された複数
個の出力バツフア回路を有するものにおいて、出
力バツフア回路での消費電力の低減を図るための
改良に関するものである。
第１図はゲートアレイ形マスタースライスLSI
の一般的な構成を示すブロツク図である。
の一般的な構成を示すブロツク図である。
図において、１０１〜１０５は半導体基体１０
０の主面部にＸ方向に平行に順次Ｙ方向に互いに
間隔をおいて形成されそれぞれ複数個のゲートが
配列された内部ゲート用のマスターパターン形成
領域、１１１〜１１４は半導体基体１００の主面
部の周縁に各辺に沿うて形成されそれぞれ複数個
のゲートが配列された入力バツフア用または出力
バツフア用のマスターパターン形成領域である。
これらのマスターパターン形成領域１０１〜１０
５および１１１〜１１４には、全ての配線前工程
を共通にしてあらかじめトランジスタ、抵抗素子
などの回路構成素子を形成しておき、配線工程の
みの変更によつて、種々の論理ゲートを作ると同
時に、各ゲート間の配線を施して各種論理回路を
構成する。なお、ゲート内の配線はマスターパタ
ーン形成領域１０１〜１０５および１１１〜１１
４上に施され、ゲート間の配線はマスターパター
ン形成領域１０１〜１０５および１１１〜１１４
以外の配線領域上に施される。
０の主面部にＸ方向に平行に順次Ｙ方向に互いに
間隔をおいて形成されそれぞれ複数個のゲートが
配列された内部ゲート用のマスターパターン形成
領域、１１１〜１１４は半導体基体１００の主面
部の周縁に各辺に沿うて形成されそれぞれ複数個
のゲートが配列された入力バツフア用または出力
バツフア用のマスターパターン形成領域である。
これらのマスターパターン形成領域１０１〜１０
５および１１１〜１１４には、全ての配線前工程
を共通にしてあらかじめトランジスタ、抵抗素子
などの回路構成素子を形成しておき、配線工程の
みの変更によつて、種々の論理ゲートを作ると同
時に、各ゲート間の配線を施して各種論理回路を
構成する。なお、ゲート内の配線はマスターパタ
ーン形成領域１０１〜１０５および１１１〜１１
４上に施され、ゲート間の配線はマスターパター
ン形成領域１０１〜１０５および１１１〜１１４
以外の配線領域上に施される。
第２図はECL回路構成による従来のゲートア
レイ形マスタースライスLSIで構成された内部ゲ
ート回路および出力バツフア回路の一例を示す等
価回路図である。
レイ形マスタースライスLSIで構成された内部ゲ
ート回路および出力バツフア回路の一例を示す等
価回路図である。
図において、一点鎖線で囲むIGおよびOBはそ
れぞれ内部ゲート回路および出力バツフア回路
で、この図では内部ゲート回路IGが３個の入力
トランジスタQ1，Q2およびQ3を有する３入力
NOR構成であり、出力バツフア回路OBが１個の
入力トランジスタQ10を有する非反転出力形態で
ある場合の例を示す。Q4はベースにレフアレン
ス電圧VBBが印加された内部ゲート回路IGのレフ
アレンストランジスタ、Q5はエミツタにエミツ
タフオロア抵抗素子R4が接続されエミツタを出
力とする内部ゲート回路IGのエミツタフオロア
トランジスタである。R1は入力トランジスタQ1，
Q2およびQ3のコレクタに共通に接続された負荷
抵抗素子、R2はレフアレンストランジスタQ4の
コレクタに接続された負荷抵抗素子、R3は入力
トランジスタQ1，Q2，Q3およびレフアレンスト
ランジスタQ4のエミツタに共通に接続された抵
抗素子である。また、Q40およびQ50はそれぞれ
出力バツフア回路OBのレフアレンストランジス
タおよびエミツタフオロアトランジスタ、R10お
よびR20はそれぞれ入力トランジスタQ10および
レフアレンストランジスタQ40のコレクタに接続
された負荷抵抗素子、R30は入力トランジスタ
Q10およびレフアレンストランジスタQ40のエミ
ツタに共通に接続された抵抗素子、R40はエミツ
タフオロアトランジスタQ50のエミツタに接続さ
れた出力バツフア回路OBのエミツタフオロア抵
抗素子である。なお、このエミツタフオロア抵抗
素子R40は外部で付加される場合もある。また、
I1，I2およびI3は内部ゲート回路IGの入力端子、
O1は内部ゲート回路IGの出力端子であり、I10お
よびO10はそれぞれ出力バツフア回路OBの入力
端子および出力端子である。コレクタ側電源電圧
VCCは通常零（接地）とし、エミツタ側電源電圧
VEEは負電圧である。ここで抵抗素子R1，R2，
R3，R4，R10，R20，R30，R40、トランジスタQ1，
Q2，Q3，Q4，Q5，Q10，Q40，Q50などの回路構
成素子はあらかじめマスターパターン形成領域に
形成されており、配線工程のみを変更することに
よつて、種々の論理ゲートを構成するとともに各
ゲート間の配線を施して、所望の論理回路が構成
される。
れぞれ内部ゲート回路および出力バツフア回路
で、この図では内部ゲート回路IGが３個の入力
トランジスタQ1，Q2およびQ3を有する３入力
NOR構成であり、出力バツフア回路OBが１個の
入力トランジスタQ10を有する非反転出力形態で
ある場合の例を示す。Q4はベースにレフアレン
ス電圧VBBが印加された内部ゲート回路IGのレフ
アレンストランジスタ、Q5はエミツタにエミツ
タフオロア抵抗素子R4が接続されエミツタを出
力とする内部ゲート回路IGのエミツタフオロア
トランジスタである。R1は入力トランジスタQ1，
Q2およびQ3のコレクタに共通に接続された負荷
抵抗素子、R2はレフアレンストランジスタQ4の
コレクタに接続された負荷抵抗素子、R3は入力
トランジスタQ1，Q2，Q3およびレフアレンスト
ランジスタQ4のエミツタに共通に接続された抵
抗素子である。また、Q40およびQ50はそれぞれ
出力バツフア回路OBのレフアレンストランジス
タおよびエミツタフオロアトランジスタ、R10お
よびR20はそれぞれ入力トランジスタQ10および
レフアレンストランジスタQ40のコレクタに接続
された負荷抵抗素子、R30は入力トランジスタ
Q10およびレフアレンストランジスタQ40のエミ
ツタに共通に接続された抵抗素子、R40はエミツ
タフオロアトランジスタQ50のエミツタに接続さ
れた出力バツフア回路OBのエミツタフオロア抵
抗素子である。なお、このエミツタフオロア抵抗
素子R40は外部で付加される場合もある。また、
I1，I2およびI3は内部ゲート回路IGの入力端子、
O1は内部ゲート回路IGの出力端子であり、I10お
よびO10はそれぞれ出力バツフア回路OBの入力
端子および出力端子である。コレクタ側電源電圧
VCCは通常零（接地）とし、エミツタ側電源電圧
VEEは負電圧である。ここで抵抗素子R1，R2，
R3，R4，R10，R20，R30，R40、トランジスタQ1，
Q2，Q3，Q4，Q5，Q10，Q40，Q50などの回路構
成素子はあらかじめマスターパターン形成領域に
形成されており、配線工程のみを変更することに
よつて、種々の論理ゲートを構成するとともに各
ゲート間の配線を施して、所望の論理回路が構成
される。
ところで、従来のECL回路構成によるゲート
アレイ形マスタースライスLSIでは、できるだけ
高速化と高集積化とを図るために、内部ゲート回
路IGについては、これを構成する回路構成素子
を微小化して、回路構成素子の浮遊容量を削減す
るとともにその動作電流を微小にし、低消費電力
化が図られている。一方、出力バツフア回路OB
については、その出力端子O10によつては大きな
負荷容量が付加される可能性があるので、この場
合にも十分な駆動能力をもたせ、しかも所望の出
力レベル電圧を確保するために、出力バツフア回
路OBの出力端子O10に低抵抗値の終端抵抗素子
RTT（図示せず）を付加するとともに出力バツフ
ア回路OBの回路電流を大きな電流値に設定する
必要がある。しかも、同一の半導体基体に構成さ
れる全ての出力バツフア回路OBの回路電流が同
一の電流値に設定されるので、出力バツフア回路
OBでの消費電力が大きくなる。特に、高集積化
を図り、しかも、出力バツフア回路OBの数が多
い場合には、出力バツフア回路OBでの消費電力
が大幅に増大し、この出力バツフア回路OBでの
消費電力の半導体基体の許容消費電力に占める割
合が大きくなるので、その分だけ内部ゲート回路
IGでの消費電力が削減されて、内部ゲート回路
IGでの所望の速度性能が得られないという欠点
があつた。
アレイ形マスタースライスLSIでは、できるだけ
高速化と高集積化とを図るために、内部ゲート回
路IGについては、これを構成する回路構成素子
を微小化して、回路構成素子の浮遊容量を削減す
るとともにその動作電流を微小にし、低消費電力
化が図られている。一方、出力バツフア回路OB
については、その出力端子O10によつては大きな
負荷容量が付加される可能性があるので、この場
合にも十分な駆動能力をもたせ、しかも所望の出
力レベル電圧を確保するために、出力バツフア回
路OBの出力端子O10に低抵抗値の終端抵抗素子
RTT（図示せず）を付加するとともに出力バツフ
ア回路OBの回路電流を大きな電流値に設定する
必要がある。しかも、同一の半導体基体に構成さ
れる全ての出力バツフア回路OBの回路電流が同
一の電流値に設定されるので、出力バツフア回路
OBでの消費電力が大きくなる。特に、高集積化
を図り、しかも、出力バツフア回路OBの数が多
い場合には、出力バツフア回路OBでの消費電力
が大幅に増大し、この出力バツフア回路OBでの
消費電力の半導体基体の許容消費電力に占める割
合が大きくなるので、その分だけ内部ゲート回路
IGでの消費電力が削減されて、内部ゲート回路
IGでの所望の速度性能が得られないという欠点
があつた。
この発明は、上述の欠点に鑑みてなされたもの
で、出力バツフア回路毎に、少くとも２種類の回
路電流値を設定できる回路構成とし、外部負荷容
量が大きい場合には出力バツフア回路を高回路電
流値で動作させ、外部負荷容量が小さい場合には
出力バツフア回路を低回路電流値で動作させるこ
とによつて、出力バツフア回路での所望の速度性
能および出力レベル電圧を確保しながら出力バツ
フア回路での消費電力を低減させ、その分だけ内
部ゲート回路での消費電力を増大させて、内部ゲ
ート回路での所望の速度性能が得られるようにし
たLSIを提供することを目的とする。
で、出力バツフア回路毎に、少くとも２種類の回
路電流値を設定できる回路構成とし、外部負荷容
量が大きい場合には出力バツフア回路を高回路電
流値で動作させ、外部負荷容量が小さい場合には
出力バツフア回路を低回路電流値で動作させるこ
とによつて、出力バツフア回路での所望の速度性
能および出力レベル電圧を確保しながら出力バツ
フア回路での消費電力を低減させ、その分だけ内
部ゲート回路での消費電力を増大させて、内部ゲ
ート回路での所望の速度性能が得られるようにし
たLSIを提供することを目的とする。
第３図はこの発明の一実施例のLSIの出力バツ
フア回路を示す回路構成図で、第３図Ａはマスタ
ーパターン形成領域にあらかじめ形成しておく出
力バツフア回路を構成する素子の構成図であり、
第３図ＢおよびＣは非反転出力形態の場合におけ
る出力バツフア回路の構成例を示す図である。
フア回路を示す回路構成図で、第３図Ａはマスタ
ーパターン形成領域にあらかじめ形成しておく出
力バツフア回路を構成する素子の構成図であり、
第３図ＢおよびＣは非反転出力形態の場合におけ
る出力バツフア回路の構成例を示す図である。
図において、第２図に示した従来例の符号と同
一符号は同等部分を示し、その説明は省略する。
R11およびR12は上記従来例の負荷抵抗素子R10に
対応する負荷抵抗素子、R21およびR22は上記従
来例の負荷抵抗素子R20に対応する負荷抵抗素
子、R31およびR32は上記従来例の抵抗素子R30に
対応する抵抗素子である。なお、トランジスタ
Q10およびQ40と抵抗素子R11，R12、抵抗素子
R21，R22および抵抗素子R31，R32とが電流切換
え回路を構成し、エミツタフオロアトランジスタ
Q50とエミツタフオロア抵抗素子R40とがエミツ
タフオロア回路を構成する。
一符号は同等部分を示し、その説明は省略する。
R11およびR12は上記従来例の負荷抵抗素子R10に
対応する負荷抵抗素子、R21およびR22は上記従
来例の負荷抵抗素子R20に対応する負荷抵抗素
子、R31およびR32は上記従来例の抵抗素子R30に
対応する抵抗素子である。なお、トランジスタ
Q10およびQ40と抵抗素子R11，R12、抵抗素子
R21，R22および抵抗素子R31，R32とが電流切換
え回路を構成し、エミツタフオロアトランジスタ
Q50とエミツタフオロア抵抗素子R40とがエミツ
タフオロア回路を構成する。
この実施例の出力バツフア回路では、第３図Ａ
に示すように、第２図に示した従来例の電流切換
え回路の抵抗素子R10，R20およびR30に、抵抗素
子R11，R12、抵抗素子R21，R22および抵抗素子
R31，R32をそれぞれ対応させて、あらかじめマ
スターパターン形成領域に形成しておき、出力端
子に付加される負荷容量の大小に応じて、抵抗素
子R11，R12、抵抗素子R21，R22および抵抗素子
R31，R32をそれぞれ並列結線と単独結線とに変
えて、エミツタフオロア回路を除く、電流切換え
回路を構成する各抵抗素子の抵抗値を二通りに設
定することによつて、上記電流切換え回路の回路
電流を高電流値と低電流値との二通りに切換える
ことができるように構成されている。
に示すように、第２図に示した従来例の電流切換
え回路の抵抗素子R10，R20およびR30に、抵抗素
子R11，R12、抵抗素子R21，R22および抵抗素子
R31，R32をそれぞれ対応させて、あらかじめマ
スターパターン形成領域に形成しておき、出力端
子に付加される負荷容量の大小に応じて、抵抗素
子R11，R12、抵抗素子R21，R22および抵抗素子
R31，R32をそれぞれ並列結線と単独結線とに変
えて、エミツタフオロア回路を除く、電流切換え
回路を構成する各抵抗素子の抵抗値を二通りに設
定することによつて、上記電流切換え回路の回路
電流を高電流値と低電流値との二通りに切換える
ことができるように構成されている。
第３図Ｂに示すように、出力端子O10に付加さ
れる負荷容量が大きい場合には抵抗素子R11，
R12、抵抗素子R21，R22および抵抗素子R31，R32
をそれぞれ並列結線にしたオープンエミツタ出力
形態をとり、外部において出力端子O10に抵抗素
子R40より小さい抵抗値の終端抵抗素子RTTを付
加し、その終端抵抗素子RTTにエミツタ側電源電
圧VEEより絶対値の小さい終端電圧VTTを印加す
ることによつて、出力バツフア回路での回路電流
が高電流値になるように設定し、十分な駆動能力
を持たせて、所望の出力レベル電圧を確保するこ
とができる。また、第３図Ｃに示すように、出力
端子O10に付加される負荷容量が小さい場合に
は、抵抗素子R11，R12、抵抗素子R21，R22およ
び抵抗素子R31，R32をそれぞれ単独結線にし、
エミツタフオロア抵抗素子R40をエミツタフオロ
アトランジスタQ50のエミツタに接続し、出力バ
ツフア回路での回路電流が低電流値になるように
設定することによつて、出力バツフア回路での消
費電力を低減することができる。なお、エミツタ
フオロア回路を除く電流切換え回路の回路電流は
入力トランジスタQ10のエミツタとレフアレンス
トランジスタQ40のエミツタとに共通に接続され
る抵抗素子の抵抗値に依存しているので、所望の
高低両回路電流値に設定できるように、抵抗素子
R31，R32の抵抗値を選定する必要がある。また、
高低各回路電流値に対して所定の出力レベル電圧
を確保できるように、抵抗素子R11，R12および
抵抗素子R21，R22の抵抗値を選定する必要があ
る。
れる負荷容量が大きい場合には抵抗素子R11，
R12、抵抗素子R21，R22および抵抗素子R31，R32
をそれぞれ並列結線にしたオープンエミツタ出力
形態をとり、外部において出力端子O10に抵抗素
子R40より小さい抵抗値の終端抵抗素子RTTを付
加し、その終端抵抗素子RTTにエミツタ側電源電
圧VEEより絶対値の小さい終端電圧VTTを印加す
ることによつて、出力バツフア回路での回路電流
が高電流値になるように設定し、十分な駆動能力
を持たせて、所望の出力レベル電圧を確保するこ
とができる。また、第３図Ｃに示すように、出力
端子O10に付加される負荷容量が小さい場合に
は、抵抗素子R11，R12、抵抗素子R21，R22およ
び抵抗素子R31，R32をそれぞれ単独結線にし、
エミツタフオロア抵抗素子R40をエミツタフオロ
アトランジスタQ50のエミツタに接続し、出力バ
ツフア回路での回路電流が低電流値になるように
設定することによつて、出力バツフア回路での消
費電力を低減することができる。なお、エミツタ
フオロア回路を除く電流切換え回路の回路電流は
入力トランジスタQ10のエミツタとレフアレンス
トランジスタQ40のエミツタとに共通に接続され
る抵抗素子の抵抗値に依存しているので、所望の
高低両回路電流値に設定できるように、抵抗素子
R31，R32の抵抗値を選定する必要がある。また、
高低各回路電流値に対して所定の出力レベル電圧
を確保できるように、抵抗素子R11，R12および
抵抗素子R21，R22の抵抗値を選定する必要があ
る。
第４図はこの実施例において二つの回路構成を
とつた場合のエミツタフオロアトランジスタQ50
のエミツタフオロア電流と出力電圧との関係の一
例を示す図である。
とつた場合のエミツタフオロアトランジスタQ50
のエミツタフオロア電流と出力電圧との関係の一
例を示す図である。
図において、横軸はエミツタフオロアトランジ
スタQ50のエミツタフオロア電流を示し、縦軸は
その出力電圧を示す。実線で示す曲線イおよびロ
はそれぞれ、第３図Ｂに示したオープンエミツタ
出力形態をとり、終端抵抗素子RTTを抵抗素子
R40の抵抗値より小さい50〜100Ωに設定し終端電
圧VTTを電圧VBの絶対値より小さい−2Vに設定
した高回路電流値の場合における高出力レベルお
よび低出力レベルの特性曲線を示し、これらの曲
線イおよびロと縦軸の−2Vの点を起点とする終
端抵抗素子RTTによる電圧降下直線ハとの交点H1
およびH2がそれぞれこの場合における高出力レ
ベル電圧および低出力レベル電圧に対応する動作
点である。一点鎖線で示す曲線ニおよびホはそれ
ぞれ、第３図Ｃに示したように、エミツタフオロ
ア抵抗素子R40で出力端子O10を終端した形態を
とり抵回路電流値に設定した場合における高出力
レベルおよび低出力レベルの特性曲線を示し、こ
れらの曲線ニおよびホと縦軸のエミツタ側電源電
圧VEEを起点とするエミツタフオロア抵抗素子
R40による電圧降下直線ヘとの交点L1およびL2が
それぞれこの場合における高出力レベル電圧およ
び低出力レベル電圧に対応する動作点である。
スタQ50のエミツタフオロア電流を示し、縦軸は
その出力電圧を示す。実線で示す曲線イおよびロ
はそれぞれ、第３図Ｂに示したオープンエミツタ
出力形態をとり、終端抵抗素子RTTを抵抗素子
R40の抵抗値より小さい50〜100Ωに設定し終端電
圧VTTを電圧VBの絶対値より小さい−2Vに設定
した高回路電流値の場合における高出力レベルお
よび低出力レベルの特性曲線を示し、これらの曲
線イおよびロと縦軸の−2Vの点を起点とする終
端抵抗素子RTTによる電圧降下直線ハとの交点H1
およびH2がそれぞれこの場合における高出力レ
ベル電圧および低出力レベル電圧に対応する動作
点である。一点鎖線で示す曲線ニおよびホはそれ
ぞれ、第３図Ｃに示したように、エミツタフオロ
ア抵抗素子R40で出力端子O10を終端した形態を
とり抵回路電流値に設定した場合における高出力
レベルおよび低出力レベルの特性曲線を示し、こ
れらの曲線ニおよびホと縦軸のエミツタ側電源電
圧VEEを起点とするエミツタフオロア抵抗素子
R40による電圧降下直線ヘとの交点L1およびL2が
それぞれこの場合における高出力レベル電圧およ
び低出力レベル電圧に対応する動作点である。
第４図に示すように、エミツタフオロアトラン
ジスタQ50の出力電圧のエミツタフオロア電流依
存性は回路電流値に依存しており、この依存性は
回路電流値が小さい程大きくなる。しかし、低回
路電流値に設定した場合には、高抵抗値のエミツ
タフオロア抵抗素子R40を採用することによつ
て、所望の出力電圧を得ることができる。また、
オープンエミツタ出力形態をとり低抵抗素子RTT
で終端する場合には、高回路電流値に設定するこ
とによつて、所望の出力電圧を得ることができ
る。
ジスタQ50の出力電圧のエミツタフオロア電流依
存性は回路電流値に依存しており、この依存性は
回路電流値が小さい程大きくなる。しかし、低回
路電流値に設定した場合には、高抵抗値のエミツ
タフオロア抵抗素子R40を採用することによつ
て、所望の出力電圧を得ることができる。また、
オープンエミツタ出力形態をとり低抵抗素子RTT
で終端する場合には、高回路電流値に設定するこ
とによつて、所望の出力電圧を得ることができ
る。
このように、この実施例では、出力端子O10に
付加される負荷容量の大小に応じて出力バツフア
回路の回路構成を高回路電流値と低回路電流値と
に切換えることによつて、所望の速度性能および
出力レベル電圧を確保するとともに出力バツフア
回路での消費電力を低減することができる。特
に、高集積化を図りしかも出力バツフア回路の数
が多い場合には、出力バツフア回路での消費電力
を大幅に低減することができるので、この消費電
力の低減分だけ、内部ゲート回路での消費電力を
増加させることが可能となり、速度性能を向上さ
せることができる。
付加される負荷容量の大小に応じて出力バツフア
回路の回路構成を高回路電流値と低回路電流値と
に切換えることによつて、所望の速度性能および
出力レベル電圧を確保するとともに出力バツフア
回路での消費電力を低減することができる。特
に、高集積化を図りしかも出力バツフア回路の数
が多い場合には、出力バツフア回路での消費電力
を大幅に低減することができるので、この消費電
力の低減分だけ、内部ゲート回路での消費電力を
増加させることが可能となり、速度性能を向上さ
せることができる。
なお、この実施例では、出力端子に付加される
負荷容量が小さいときにはLSIの半導体基体の主
面部に形成された高抵抗値のエミツタフオロア抵
抗素子で出力端子を終端し、負荷容量が大きいと
きにはオープンエミツタ出力形態をとり、外部に
おいて低抵抗値の終端抵抗素子で終端する場合に
ついて述べたが、負荷容量の大小にかかわらずオ
ープンエミツタ出力形態をとり、負荷の大小に応
じて終端抵抗素子の抵抗値を変化させた場合で
も、この実施例と同様の効果が得られる。また、
この実施例では、エミツタフオロア回路を除く、
電流切換え回路を構成する各抵抗素子をそれぞれ
２個ずつ形成し、二通りの回路電流値に設定でき
る構成にしているが、この発明はこの構成に限ら
ず、配線工程のみの変更によつて二通り以上の抵
抗値に設定でき、各抵抗値に応じて二通り以上の
回路電流値に設定できる構成であればよく、この
場合でもこの実施例と同様の効果がある。更に、
この実施例では、１入力形式の非反転出力形態の
出力バツフア回路の場合についてのみ述べたが、
反転出力形態であつても、また多入力形式であつ
てもよく、この実施例と同様の効果が得られる。
負荷容量が小さいときにはLSIの半導体基体の主
面部に形成された高抵抗値のエミツタフオロア抵
抗素子で出力端子を終端し、負荷容量が大きいと
きにはオープンエミツタ出力形態をとり、外部に
おいて低抵抗値の終端抵抗素子で終端する場合に
ついて述べたが、負荷容量の大小にかかわらずオ
ープンエミツタ出力形態をとり、負荷の大小に応
じて終端抵抗素子の抵抗値を変化させた場合で
も、この実施例と同様の効果が得られる。また、
この実施例では、エミツタフオロア回路を除く、
電流切換え回路を構成する各抵抗素子をそれぞれ
２個ずつ形成し、二通りの回路電流値に設定でき
る構成にしているが、この発明はこの構成に限ら
ず、配線工程のみの変更によつて二通り以上の抵
抗値に設定でき、各抵抗値に応じて二通り以上の
回路電流値に設定できる構成であればよく、この
場合でもこの実施例と同様の効果がある。更に、
この実施例では、１入力形式の非反転出力形態の
出力バツフア回路の場合についてのみ述べたが、
反転出力形態であつても、また多入力形式であつ
てもよく、この実施例と同様の効果が得られる。
以上、説明したように、この発明のLSIでは、
ECL回路で構成されるゲートアレイ形マスター
スライスLSIにおいて、出力バツフア回路の電流
切換え回路およびエミツタフオロア回路を配線工
程のみの変更によつて少くとも二通りの回路構成
に設定できるようにしたので、負荷容量の大小に
応じて、上記出力バツフア回路を高回路電流値と
低回路電流値とに切換えることによつて、所望の
速度性能および出力レベル電圧を確保しながら上
記出力バツフア回路での消費電力を低減すること
が可能となり、この消費電力の低減分だけ、内部
ゲート回路での消費電力を増加させることがで
き、速度性能を向上させることができる。
ECL回路で構成されるゲートアレイ形マスター
スライスLSIにおいて、出力バツフア回路の電流
切換え回路およびエミツタフオロア回路を配線工
程のみの変更によつて少くとも二通りの回路構成
に設定できるようにしたので、負荷容量の大小に
応じて、上記出力バツフア回路を高回路電流値と
低回路電流値とに切換えることによつて、所望の
速度性能および出力レベル電圧を確保しながら上
記出力バツフア回路での消費電力を低減すること
が可能となり、この消費電力の低減分だけ、内部
ゲート回路での消費電力を増加させることがで
き、速度性能を向上させることができる。
第１図はゲートアレイ形マスタースライスLSI
の一般的な構成を示すブロツク図、第２図は
ECL回路構成による従来のゲートアレイ形マス
タースライスLSIで構成された内部ゲート回路お
よび出力バツフア回路の一例を示す等価回路、第
３図はこの発明の一実施例のLSIの出力バツフア
回路を示す回路構成図で、第３図Ａはマスターパ
ターン形成領域にあらかじめ形成しておく上記出
力バツフア回路を構成する素子の構成図、第３図
ＢおよびＣは非反転出力形態の場合における上記
出力バツフア回路の構成例を示す図である。第４
図は上記実施例において二つの回路構成をとつた
場合のエミツタフオロアトランジスタのエミツタ
フオロア電流と出力電圧との関係の一例を示す図
である。 図において、１００は半導体基体、Q10および
Q40はそれぞれ入力トランジスタおよびレフアレ
ンストランジスタ（電流切換え回路の回路構成素
子）、Q50はエミツタフオロアトランジスタ、
R11，R12，R21およびR22は負荷抵抗素子（電流
切換え回路の回路構成素子）、R31およびR32は抵
抗素子（電流切換え回路の回路構成素子）、R40
はエミツタフオロア抵抗素子、O10は出力端子で
ある。なお、図中同一符号はそれぞれ同一もしく
は相当部分を示す。
の一般的な構成を示すブロツク図、第２図は
ECL回路構成による従来のゲートアレイ形マス
タースライスLSIで構成された内部ゲート回路お
よび出力バツフア回路の一例を示す等価回路、第
３図はこの発明の一実施例のLSIの出力バツフア
回路を示す回路構成図で、第３図Ａはマスターパ
ターン形成領域にあらかじめ形成しておく上記出
力バツフア回路を構成する素子の構成図、第３図
ＢおよびＣは非反転出力形態の場合における上記
出力バツフア回路の構成例を示す図である。第４
図は上記実施例において二つの回路構成をとつた
場合のエミツタフオロアトランジスタのエミツタ
フオロア電流と出力電圧との関係の一例を示す図
である。 図において、１００は半導体基体、Q10および
Q40はそれぞれ入力トランジスタおよびレフアレ
ンストランジスタ（電流切換え回路の回路構成素
子）、Q50はエミツタフオロアトランジスタ、
R11，R12，R21およびR22は負荷抵抗素子（電流
切換え回路の回路構成素子）、R31およびR32は抵
抗素子（電流切換え回路の回路構成素子）、R40
はエミツタフオロア抵抗素子、O10は出力端子で
ある。なお、図中同一符号はそれぞれ同一もしく
は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ あらかじめトランジスタ、抵抗素子などの回
路構成素子を半導体基体の主面部に形成し、これ
らの回路構成素子間を結ぶ配線工程のみを変更す
ることによつて各種論理回路を構成するゲートア
レイ形マスタースライス半導体集積回路装置であ
つて、エミツタ結合論理回路で構成された電流切
換え回路とエミツタフオロア回路とを有する複数
個の出力バツフア回路を備えたものにおいて、上
記電流切換え回路および上記エミツタフオロア回
路を配線工程のみの変更によつて少くとも二通り
の回路構成に設定し上記出力バツフア回路の回路
電流値を少くとも二通りに変えることができるよ
うにしたことを特徴とする大規模半導体集積回路
装置。 ２ 電流切換え回路を構成する各抵抗素子をそれ
ぞれあらかじめ少くとも２個ずつ形成しておき、
上記各抵抗素子の結線を配線工程のみの変更によ
つて変化させて、上記電流切換え回路の電流値を
少なくとも二通りに変化させるようにしたことを
特徴とする特許請求の範囲第１項記載の大規模半
導体集積回路装置。 ３ 出力バツフア回路の出力端子に付加される負
荷容量の大小に応じて、エミツタフオロア回路を
構成するエミツタフオロアトランジスタのエミツ
タに接続されるエミツタフオロア抵抗素子の抵抗
値を変化させ、かつ電流切換え回路の回路電流値
を変化させるようにしたことを特徴とする特許請
求の範囲第１項または第２項記載の大規模半導体
集積回路装置。 ４ 出力バツフア回路の出力端子に大きな負荷容
量が付加される場合には電流切換え回路の回路電
流を高電流値に設定するとともにオープンエミツ
タ出力形態をとり外部において上記出力端子を低
抵抗値の抵抗素子で終端し、上記出力端子に小さ
な負荷容量が付加される場合には電流切換え回路
の回路電流を低電流値に設定するとともに同一の
半導体基体に形成された高抵抗値のエミツタフオ
ロア抵抗素子を上記出力端子に接続するようにし
たことを特徴とする特許請求の範囲第１項または
第２項記載の大規模半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56132363A JPS5833852A (ja) | 1981-08-21 | 1981-08-21 | 大規模半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56132363A JPS5833852A (ja) | 1981-08-21 | 1981-08-21 | 大規模半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5833852A JPS5833852A (ja) | 1983-02-28 |
| JPS643054B2 true JPS643054B2 (ja) | 1989-01-19 |
Family
ID=15079609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56132363A Granted JPS5833852A (ja) | 1981-08-21 | 1981-08-21 | 大規模半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5833852A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58165345A (ja) * | 1982-03-26 | 1983-09-30 | Fujitsu Ltd | 半導体装置 |
| JPS60153143A (ja) * | 1984-01-20 | 1985-08-12 | Sanyo Electric Co Ltd | 半導体集積回路装置 |
| JPS62128544A (ja) * | 1985-11-29 | 1987-06-10 | Nec Corp | ゲ−トアレイ型半導体集積回路装置 |
| JP2511954B2 (ja) * | 1987-04-08 | 1996-07-03 | 株式会社日立製作所 | モノリシックｉｃの製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5435474B2 (ja) * | 1973-03-26 | 1979-11-02 | ||
| JPS5360554A (en) * | 1976-11-12 | 1978-05-31 | Hitachi Ltd | Integrated circuit |
| JPS5389175U (ja) * | 1976-12-20 | 1978-07-21 | ||
| JPS57100756A (en) * | 1980-12-15 | 1982-06-23 | Fujitsu Ltd | Integrated circuit |
-
1981
- 1981-08-21 JP JP56132363A patent/JPS5833852A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5833852A (ja) | 1983-02-28 |
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