JPS6256015A - 保持回路 - Google Patents
保持回路Info
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- JPS6256015A JPS6256015A JP19643185A JP19643185A JPS6256015A JP S6256015 A JPS6256015 A JP S6256015A JP 19643185 A JP19643185 A JP 19643185A JP 19643185 A JP19643185 A JP 19643185A JP S6256015 A JPS6256015 A JP S6256015A
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- mos
- transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体集積回路内に形成された保持回路、特
にその伝搬速度に関するものである。
にその伝搬速度に関するものである。
従来のこの種の回路としては第２図に示すものがあった
。第２図は従来の保持回路の構成を示す回路図で、図に
おいて（１）は入力信号の入る入力点、（２）は電源電
位（＋側）である第１を位点、（３）は接地電位（−側
）である第２を位点、（４）は回路の動作を説明するた
め仮に名づけだ第１点、（５）は同第２点、（６）は信
号の出る出力点、（７）は第１の制御信号入力点、（８
）は第１の制御信号の反転信号である第２の制御信号入
力点、（９）は入力側が第１点（４）、出力側が第２点
（５）であるインバータで、例えば一般に知られている
インバータのように２個のＭＯＳトランジスタで構成さ
れている。（１０）はドレイン電極が＠１１電点（２）
に接続され、ソース電極が第１点（４）に接続され、ゲ
ート電極が第２点（５）に接続されているＰチャネル形
第２Ｍ０８トランジスタ、（１１）はドレイン電極が第
１点（４）に接続され、ソース電極が第２電位点（３）
に接続され、ゲート電極が第２点（５）に接続されてい
るＮチャネル形第３Ｍ０８トランジスタ、（１２）はド
レイン電極が入力点＋１３に接続されソース電極が第１
点（４）に接続されゲート電極に第１の制御信号（７）
が入力されているＮチャネル形第５Ｍ０Ｓトランジスタ
、（１３）はドレイン電極が入力点（１）に接続されソ
ース電極が第１点（４）に接続されゲート電極に第２の
制御信号（８）が入力されているＰチャネル形第６Ｍ０
８トランジスタでおる。なお、第５Ｍ０８トランジスタ
（１２）と第６Ｍ０８トランジスタ（１３）は一般的に
知られているトランスミッションゲートを形成している
。
。第２図は従来の保持回路の構成を示す回路図で、図に
おいて（１）は入力信号の入る入力点、（２）は電源電
位（＋側）である第１を位点、（３）は接地電位（−側
）である第２を位点、（４）は回路の動作を説明するた
め仮に名づけだ第１点、（５）は同第２点、（６）は信
号の出る出力点、（７）は第１の制御信号入力点、（８
）は第１の制御信号の反転信号である第２の制御信号入
力点、（９）は入力側が第１点（４）、出力側が第２点
（５）であるインバータで、例えば一般に知られている
インバータのように２個のＭＯＳトランジスタで構成さ
れている。（１０）はドレイン電極が＠１１電点（２）
に接続され、ソース電極が第１点（４）に接続され、ゲ
ート電極が第２点（５）に接続されているＰチャネル形
第２Ｍ０８トランジスタ、（１１）はドレイン電極が第
１点（４）に接続され、ソース電極が第２電位点（３）
に接続され、ゲート電極が第２点（５）に接続されてい
るＮチャネル形第３Ｍ０８トランジスタ、（１２）はド
レイン電極が入力点＋１３に接続されソース電極が第１
点（４）に接続されゲート電極に第１の制御信号（７）
が入力されているＮチャネル形第５Ｍ０Ｓトランジスタ
、（１３）はドレイン電極が入力点（１）に接続されソ
ース電極が第１点（４）に接続されゲート電極に第２の
制御信号（８）が入力されているＰチャネル形第６Ｍ０
８トランジスタでおる。なお、第５Ｍ０８トランジスタ
（１２）と第６Ｍ０８トランジスタ（１３）は一般的に
知られているトランスミッションゲートを形成している
。
次に従来の回路の動作について説明する。第５Ｍ０Ｓト
ランジスタ（１２）と第６Ｍ０３ｌ’ランジスタ（１３
）により形成されるトランスミッションゲート（以下、
トランスミッションゲー１−（１２）、（１３）と呼ぶ
）が導通状態の時、入力点（１）よりｒＨＪレベルの信
号が入いると、インバータ（９）によって反転され、第
２点（５）はｒＬＪレベル状態になり、第２Ｍ０３トラ
ンジスタ（ｌＯ）は導通状態、第３ ＭＯＳ トランジ
スタ（１１）は非導通状態となり、第１点（４）はｒＨ
Ｊレベル状態になりトランスミッションゲート（１２）
、（１３）が非導通状態になっても第１点（４）はｒｌ
（Ｊレベルを保持することができる。
ランジスタ（１２）と第６Ｍ０３ｌ’ランジスタ（１３
）により形成されるトランスミッションゲート（以下、
トランスミッションゲー１−（１２）、（１３）と呼ぶ
）が導通状態の時、入力点（１）よりｒＨＪレベルの信
号が入いると、インバータ（９）によって反転され、第
２点（５）はｒＬＪレベル状態になり、第２Ｍ０３トラ
ンジスタ（ｌＯ）は導通状態、第３ ＭＯＳ トランジ
スタ（１１）は非導通状態となり、第１点（４）はｒＨ
Ｊレベル状態になりトランスミッションゲート（１２）
、（１３）が非導通状態になっても第１点（４）はｒｌ
（Ｊレベルを保持することができる。
又、トランスミッションゲー）（１２）、（１３）が導
通状態で入力点（１）よジ「Ｌ」レベルの信号が入ると
インバータ（９）によって反転され第２点（５）はｒＨ
Ｊレベル状態になり第２Ｍ０８トランジスタ（１０）は
非導通状態、第３Ｍ０Ｓトランジスタ（１１）は導通状
態になり第１点（４）は「Ｌ」レベル状態になり、トラ
ンスミッションゲート（１２） 、 （１３）が非導通
状態になっても第１点（４）はｒＬＪレベルを保持する
。
通状態で入力点（１）よジ「Ｌ」レベルの信号が入ると
インバータ（９）によって反転され第２点（５）はｒＨ
Ｊレベル状態になり第２Ｍ０８トランジスタ（１０）は
非導通状態、第３Ｍ０Ｓトランジスタ（１１）は導通状
態になり第１点（４）は「Ｌ」レベル状態になり、トラ
ンスミッションゲート（１２） 、 （１３）が非導通
状態になっても第１点（４）はｒＬＪレベルを保持する
。
上記のような従来の保持回路ではトランスミッションゲ
ート（１２）、（１３）が導通状態でもＷＸ１点（４）
は以前の電位レベルを保持しているので、入力点ｆｉ＋
より異なるレベルの信号が入ると強制的に保持回路を反
転させる為、第１電位点（２）から入力点［１１へ、入
力点（１）から第２電位点（３）へと流れる漏れ電流が
生じる。従ってこの漏れ電流を少なくするために第２Ｍ
０８トランジスタ（１０）と第３Ｍ０Ｓトランジスタ（
１１）のソースドレイン抵抗を高くする必要があシ、ゲ
ート長を長くとる必要がありゲート容量が大きくなるの
で入力点（１）から出力点（６）への信号の伝搬速度が
遅くなるという問題点があった。
ート（１２）、（１３）が導通状態でもＷＸ１点（４）
は以前の電位レベルを保持しているので、入力点ｆｉ＋
より異なるレベルの信号が入ると強制的に保持回路を反
転させる為、第１電位点（２）から入力点［１１へ、入
力点（１）から第２電位点（３）へと流れる漏れ電流が
生じる。従ってこの漏れ電流を少なくするために第２Ｍ
０８トランジスタ（１０）と第３Ｍ０Ｓトランジスタ（
１１）のソースドレイン抵抗を高くする必要があシ、ゲ
ート長を長くとる必要がありゲート容量が大きくなるの
で入力点（１）から出力点（６）への信号の伝搬速度が
遅くなるという問題点があった。
この発明はかかる問題点を解決するためになされたもの
で、漏れ電流を増すことなく伝搬速度の遅延の少ない保
持回路を得ることを目的としている。
で、漏れ電流を増すことなく伝搬速度の遅延の少ない保
持回路を得ることを目的としている。
この発明に係る保持回路は第１電位点と第２ ＭＯＳト
ランジスタ間にＭＯＳトランジスタ（これを第１Ｍ０３
トランジスタという）を接続しゲート電極に制御信号（
これを第１の制御信号という）を入力し第３Ｍ０Ｓトラ
ンジスタと第２を位点の間にＭＯＳトランジスタ（これ
を第４Ｍ０８トランジスタという）を接続しゲート電極
に制御信号（これを第２の制御信号という）を入力する
ものである。
ランジスタ間にＭＯＳトランジスタ（これを第１Ｍ０３
トランジスタという）を接続しゲート電極に制御信号（
これを第１の制御信号という）を入力し第３Ｍ０Ｓトラ
ンジスタと第２を位点の間にＭＯＳトランジスタ（これ
を第４Ｍ０８トランジスタという）を接続しゲート電極
に制御信号（これを第２の制御信号という）を入力する
ものである。
この発明においてはトランスミッションゲートが導通状
態になったとき第１Ｍ０８トランジスタは第１の制御信
号により、第４Ｍ０Ｓトランジスタは第２の制御信号に
より共に非導通状態になるので第１電位点と入力点及び
、入力点と第２を位点間の漏れ電流がなくなり、第２Ｍ
０８トランジスタと第３Ｍ０８トランジスタのソースド
レイン抵抗を高くする必要はなくゲート長を短かくでき
る。
態になったとき第１Ｍ０８トランジスタは第１の制御信
号により、第４Ｍ０Ｓトランジスタは第２の制御信号に
より共に非導通状態になるので第１電位点と入力点及び
、入力点と第２を位点間の漏れ電流がなくなり、第２Ｍ
０８トランジスタと第３Ｍ０８トランジスタのソースド
レイン抵抗を高くする必要はなくゲート長を短かくでき
る。
以下、この発明の実施例を図について説明する。
第１図はこの発明の一実施例を示す回路図で、第２図と
同一符号は同−又は相当部分を示し、（２０）はドレイ
ン電極が第１電位点（２）に接続されソース市価が第２
ＭＯＳ トランジスタ（１０）のドレイン電極に接続
されゲート４１極に第１の制御信号（７）が入力されて
いるＰチャネル型Ｊ Ｉ ＭＯＳ トランジスタ、（３
０）はドレイン電極が第３ ＭＯＳ ｌ−ランジスタ（
１１）のソース′祇極に接続されソース電極が第２電位
点（３）に接続されゲート電極に第２制御信号（８）が
入力されているＮチャネル型温４ＭＯ８！−ランジスタ
である。この明細１では１３ｔ！１０Ｍ０８Ｉ−ランジ
スタ（２０）と第２のＭＯＳトランジスタ（１０）の直
列接続回路をロード回路と称し、第３の１Ｖ１０Ｓトラ
ンジスタ（１１）と第４のＭＯＳトランジスタ（３０）
の百夕１１接続回路をドライバ回路と称することにする
。
同一符号は同−又は相当部分を示し、（２０）はドレイ
ン電極が第１電位点（２）に接続されソース市価が第２
ＭＯＳ トランジスタ（１０）のドレイン電極に接続
されゲート４１極に第１の制御信号（７）が入力されて
いるＰチャネル型Ｊ Ｉ ＭＯＳ トランジスタ、（３
０）はドレイン電極が第３ ＭＯＳ ｌ−ランジスタ（
１１）のソース′祇極に接続されソース電極が第２電位
点（３）に接続されゲート電極に第２制御信号（８）が
入力されているＮチャネル型温４ＭＯ８！−ランジスタ
である。この明細１では１３ｔ！１０Ｍ０８Ｉ−ランジ
スタ（２０）と第２のＭＯＳトランジスタ（１０）の直
列接続回路をロード回路と称し、第３の１Ｖ１０Ｓトラ
ンジスタ（１１）と第４のＭＯＳトランジスタ（３０）
の百夕１１接続回路をドライバ回路と称することにする
。
次にこの発明の回路の動作について説明する。
トランスミッションゲート（１２）、（１３）が第１及
び第２の制御信号＋７１ 、 ＋８１により導通状態の
時、第ｌＭＯＳトランジスタ（１２）は第１の制御信号
により、第４ ＭＯＳ トランジスタ（１３）は第２の
制御信号により非導通状態になり入力点（１）から入力
信号が入力し、インバータ（９）を介１〜反転されて出
力点（６）に達する。このとき第２．第３のＭＯ８ｔ・
ランジスタ（ｔｏ）、（ｉＢは第１．第４ ＭＯＳ ト
ランジスタ（２０）、（３０）により第１電位点（２）
、第２電位点（３）と遮断されているので、漏れ電流も
なく又、８ｆ！２、第３ ＭＯＳ トランジスタのゲー
ト長も長くする必Ｉ悶がないのでゲートの容量も小さく
なる為、入力点から出力点への信号の伝搬速度も速くな
る。
び第２の制御信号＋７１ 、 ＋８１により導通状態の
時、第ｌＭＯＳトランジスタ（１２）は第１の制御信号
により、第４ ＭＯＳ トランジスタ（１３）は第２の
制御信号により非導通状態になり入力点（１）から入力
信号が入力し、インバータ（９）を介１〜反転されて出
力点（６）に達する。このとき第２．第３のＭＯ８ｔ・
ランジスタ（ｔｏ）、（ｉＢは第１．第４ ＭＯＳ ト
ランジスタ（２０）、（３０）により第１電位点（２）
、第２電位点（３）と遮断されているので、漏れ電流も
なく又、８ｆ！２、第３ ＭＯＳ トランジスタのゲー
ト長も長くする必Ｉ悶がないのでゲートの容量も小さく
なる為、入力点から出力点への信号の伝搬速度も速くな
る。
又、トランスミッションゲー）（１２）、（１３）が、
第１、第２の制御信号により非導通状態になると第ｌＭ
ＯＳトランジスタ（２０）は第１の制御信号により、第
４ ＭＯＳ ｌ−ランジスタ（３０）は第２の制御信号
により導通状態になるのでトランスミッションゲー１−
（１２） 、 （１３）が非導通状態になるＫｌに人
力信号「［■」レベルだと第１点（４）もｒＨＪレベル
なのでインバータ（９）により反転されて第２点（５）
はｒＬＪレベルとなり、第２Ｍ０８トランジスタ（１０
）は導通状態、第３Ｍ０Ｓトランジスタ（１１）は非導
通状態となり第１点はｒ Ｈ，Ｊレベルをたもつ。又、
第１点がｒＬＪレベルだとインバータ（９）により反転
され第２点（５）は「Ｈ」レベルとなり第２Ｍ０Ｓトラ
ンジスタ（１０）は非導通状態、第３Ｍ０８トランジス
タ（１１）は導通状態となるので第１点はｒＬＪレベル
をたもち、トランスミッションゲート（１２）。
第１、第２の制御信号により非導通状態になると第ｌＭ
ＯＳトランジスタ（２０）は第１の制御信号により、第
４ ＭＯＳ ｌ−ランジスタ（３０）は第２の制御信号
により導通状態になるのでトランスミッションゲー１−
（１２） 、 （１３）が非導通状態になるＫｌに人
力信号「［■」レベルだと第１点（４）もｒＨＪレベル
なのでインバータ（９）により反転されて第２点（５）
はｒＬＪレベルとなり、第２Ｍ０８トランジスタ（１０
）は導通状態、第３Ｍ０Ｓトランジスタ（１１）は非導
通状態となり第１点はｒ Ｈ，Ｊレベルをたもつ。又、
第１点がｒＬＪレベルだとインバータ（９）により反転
され第２点（５）は「Ｈ」レベルとなり第２Ｍ０Ｓトラ
ンジスタ（１０）は非導通状態、第３Ｍ０８トランジス
タ（１１）は導通状態となるので第１点はｒＬＪレベル
をたもち、トランスミッションゲート（１２）。
（１３）が非導通状態になったとしても、トランスミッ
ションゲート（１２）、（１３）が導通状態のときのレ
ベルを保持できる。
ションゲート（１２）、（１３）が導通状態のときのレ
ベルを保持できる。
なお、上記実施例ではトランスミッションゲートが導通
状態の時、第１点（４）と第１電位点（２）を非導通状
態にする第ｌＭＯＳトランジスタ（２０） ’＆第１′
亀位点と第２Ｍ０８ｌ−ランジスタ（１０）の間に、第
１点と第２１ヒ位点（３）を非導通状態にする第４Ｍ０
Ｓトランジスタ（３０）を第３Ｍ０Ｓトランジスタ（１
１）と第２を位置の間に配置しであるが、第３図に示す
ように第１Ｍ０８トランジスタ（２０）と第２ ：ｖｌ
Ｏ８トランジスタ（１０）の位置を交換し、第３Ｍ０８
Ｉ−ランジスタ（１１）と第４Ｍ０３トランジスタ（４
０）の位置を交換することにより第１点（４）と第１電
位点（２）、第１点（４）と第２電位点（３）を非導通
状態にしても同じ効果が得られる。即ち、この発明はト
ランスミッションゲートが導通状態の時、第１点と第１
電位点、第１点と第２ル位点を非導通状態にすることで
実施できる。
状態の時、第１点（４）と第１電位点（２）を非導通状
態にする第ｌＭＯＳトランジスタ（２０） ’＆第１′
亀位点と第２Ｍ０８ｌ−ランジスタ（１０）の間に、第
１点と第２１ヒ位点（３）を非導通状態にする第４Ｍ０
Ｓトランジスタ（３０）を第３Ｍ０Ｓトランジスタ（１
１）と第２を位置の間に配置しであるが、第３図に示す
ように第１Ｍ０８トランジスタ（２０）と第２ ：ｖｌ
Ｏ８トランジスタ（１０）の位置を交換し、第３Ｍ０８
Ｉ−ランジスタ（１１）と第４Ｍ０３トランジスタ（４
０）の位置を交換することにより第１点（４）と第１電
位点（２）、第１点（４）と第２電位点（３）を非導通
状態にしても同じ効果が得られる。即ち、この発明はト
ランスミッションゲートが導通状態の時、第１点と第１
電位点、第１点と第２ル位点を非導通状態にすることで
実施できる。
この発明は以上説明したとおりトランスミッションゲー
トが導通状態の時、第１点と第１、第２の電位点は第１
、第４のＭＯ３Ｉ−ランジスタにより非導通状態になる
ので、第１電位点から入力点、入力点から第２電位点へ
流れる漏れ電流はなくなり、＠ ２ ＭＯＳ トランジ
スタと第３Ｍ０８トランジスタのソースドレイン抵抗を
高く保つ必要はなく、ゲート長を短かくできるのでゲー
ト容量は小さくなり入力点から出力点への信号の伝搬速
度の遅延を少なくシ、かつ、動作時の消費電力を低減さ
せるという効果がある。
トが導通状態の時、第１点と第１、第２の電位点は第１
、第４のＭＯ３Ｉ−ランジスタにより非導通状態になる
ので、第１電位点から入力点、入力点から第２電位点へ
流れる漏れ電流はなくなり、＠ ２ ＭＯＳ トランジ
スタと第３Ｍ０８トランジスタのソースドレイン抵抗を
高く保つ必要はなく、ゲート長を短かくできるのでゲー
ト容量は小さくなり入力点から出力点への信号の伝搬速
度の遅延を少なくシ、かつ、動作時の消費電力を低減さ
せるという効果がある。
第１図はこの発明の一実施例を示す回路図、第２図は従
来の保持回路の構成を示す回路図、第３図はこの発明の
他の実施例を示す回路図である。 図において（１）は入力点、（２）は第１電位点、（３
）は第２電位点、（４）は第１点、（５）は第２点、（
６）は出力点、（７）は第１制御信号、（８）は第２制
御信号、（９）はインバータ、（１０）は第２Ｍ０８ト
ランジスタ、（１１）は第３ ＭＯＳ トランジスタ、
（２０）は第ｌＭＯＳトランジスタ、（３０）は第４Ｍ
０Ｓトランジスタ。 なお各図中同一符号は同−又は相当部分を示す。
来の保持回路の構成を示す回路図、第３図はこの発明の
他の実施例を示す回路図である。 図において（１）は入力点、（２）は第１電位点、（３
）は第２電位点、（４）は第１点、（５）は第２点、（
６）は出力点、（７）は第１制御信号、（８）は第２制
御信号、（９）はインバータ、（１０）は第２Ｍ０８ト
ランジスタ、（１１）は第３ ＭＯＳ トランジスタ、
（２０）は第ｌＭＯＳトランジスタ、（３０）は第４Ｍ
０Ｓトランジスタ。 なお各図中同一符号は同−又は相当部分を示す。
Claims (1)
- 第１導電型の第１、第２の２個のＭＯＳトランジスタを
直列接続したロード回路、第２導電型の第３、第４の２
個のＭＯＳトランジスタを直列接続したドライバ回路、
このドライバ回路と上記ロード回路を直列に接続してこ
の直列接続回路に電圧を加える手段、上記ロード回路と
上記ドライバ回路との接続点を第１点とし入力点の信号
を上記第１点に接続する双方向性トランスミッションゲ
ート、上記第１点の信号を入力して入力信号の論理を反
転して出力点へ出力信号を出力するインバータ、このイ
ンバータの出力信号を上記第２及び第３のＭＯＳトラン
ジスタのゲートに入力する手段、上記双方向性トランス
ミッションゲートをＯＮ状態に制御するため上記双方向
性トランスミッションゲートの２つのゲートにそれぞれ
第１の制御信号とこの第１の制御信号の論理を反転した
第２の制御信号を加える手段、上記第１の制御信号によ
り上記第１のＭＯＳトランジスタのゲートを制御し、上
記第２の制御信号により上記第４のＭＯＳトランジスタ
のゲートを制御し、上記双方向性トランスミッションゲ
ートがＯＮ状態にあるとき上記ロード回路及び上記ドラ
イバ回路を共にカットオフする手段を備えたことを特徴
とする保持回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19643185A JPS6256015A (ja) | 1985-09-03 | 1985-09-03 | 保持回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19643185A JPS6256015A (ja) | 1985-09-03 | 1985-09-03 | 保持回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6256015A true JPS6256015A (ja) | 1987-03-11 |
Family
ID=16357718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19643185A Pending JPS6256015A (ja) | 1985-09-03 | 1985-09-03 | 保持回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6256015A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0260072U (ja) * | 1988-10-26 | 1990-05-02 | ||
| JPH0528781U (ja) * | 1991-09-27 | 1993-04-16 | 日本プラスト株式会社 | ステアリングホイール |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58215120A (ja) * | 1982-06-07 | 1983-12-14 | Mitsubishi Electric Corp | ラツチ回路 |
| JPS6125321A (ja) * | 1984-07-16 | 1986-02-04 | Nec Corp | デ−タラツチ回路 |
-
1985
- 1985-09-03 JP JP19643185A patent/JPS6256015A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58215120A (ja) * | 1982-06-07 | 1983-12-14 | Mitsubishi Electric Corp | ラツチ回路 |
| JPS6125321A (ja) * | 1984-07-16 | 1986-02-04 | Nec Corp | デ−タラツチ回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0260072U (ja) * | 1988-10-26 | 1990-05-02 | ||
| JPH0528781U (ja) * | 1991-09-27 | 1993-04-16 | 日本プラスト株式会社 | ステアリングホイール |
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